1 /* SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause) */ 2 /* 3 * Copyright (C) 2024 Igor Belwon <igor.belwon@mentallysanemainliners.org> 4 * 5 * Device Tree binding constants for Exynos990 clock controller. 6 */ 7 8 #ifndef _DT_BINDINGS_CLOCK_EXYNOS_990_H 9 #define _DT_BINDINGS_CLOCK_EXYNOS_990_H 10 11 /* CMU_TOP */ 12 #define CLK_FOUT_SHARED0_PLL 1 13 #define CLK_FOUT_SHARED1_PLL 2 14 #define CLK_FOUT_SHARED2_PLL 3 15 #define CLK_FOUT_SHARED3_PLL 4 16 #define CLK_FOUT_SHARED4_PLL 5 17 #define CLK_FOUT_G3D_PLL 6 18 #define CLK_FOUT_MMC_PLL 7 19 #define CLK_MOUT_PLL_SHARED0 8 20 #define CLK_MOUT_PLL_SHARED1 9 21 #define CLK_MOUT_PLL_SHARED2 10 22 #define CLK_MOUT_PLL_SHARED3 11 23 #define CLK_MOUT_PLL_SHARED4 12 24 #define CLK_MOUT_PLL_MMC 13 25 #define CLK_MOUT_PLL_G3D 14 26 #define CLK_MOUT_CMU_APM_BUS 15 27 #define CLK_MOUT_CMU_AUD_CPU 16 28 #define CLK_MOUT_CMU_BUS0_BUS 17 29 #define CLK_MOUT_CMU_BUS1_BUS 18 30 #define CLK_MOUT_CMU_BUS1_SSS 19 31 #define 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