1 // SPDX-License-Identifier: GPL-2.0 2 /* 3 * Check for KVM_GET_REG_LIST regressions. 4 * 5 * Copyright (c) 2023 Intel Corporation 6 * 7 */ 8 #include <stdio.h> 9 #include "kvm_util.h" 10 #include "test_util.h" 11 #include "processor.h" 12 13 #define REG_MASK (KVM_REG_ARCH_MASK | KVM_REG_SIZE_MASK) 14 15 enum { 16 VCPU_FEATURE_ISA_EXT = 0, 17 VCPU_FEATURE_SBI_EXT, 18 }; 19 20 static bool isa_ext_cant_disable[KVM_RISCV_ISA_EXT_MAX]; 21 22 bool filter_reg(__u64 reg) 23 { 24 switch (reg & ~REG_MASK) { 25 /* 26 * Same set of ISA_EXT registers are not present on all host because 27 * ISA_EXT registers are visible to the KVM user space based on the 28 * ISA extensions available on the host. Also, disabling an ISA 29 * extension using corresponding ISA_EXT register does not affect 30 * the visibility of the ISA_EXT register itself. 31 * 32 * Based on above, we should filter-out all ISA_EXT registers. 33 * 34 * Note: The below list is alphabetically sorted. 35 */ 36 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_A: 37 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_C: 38 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_D: 39 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_F: 40 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_H: 41 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_I: 42 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_M: 43 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_V: 44 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_SMNPM: 45 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_SMSTATEEN: 46 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_SSAIA: 47 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_SSCOFPMF: 48 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_SSNPM: 49 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_SSTC: 50 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_SVINVAL: 51 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_SVNAPOT: 52 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_SVPBMT: 53 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZACAS: 54 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZAWRS: 55 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZBA: 56 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZBB: 57 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZBC: 58 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZBKB: 59 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZBKC: 60 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZBKX: 61 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZBS: 62 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZCA: 63 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZCB: 64 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZCD: 65 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZCF: 66 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZCMOP: 67 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZFA: 68 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZFH: 69 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZFHMIN: 70 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZICBOM: 71 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZICBOZ: 72 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZICNTR: 73 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZICOND: 74 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZICSR: 75 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZIFENCEI: 76 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZIHINTNTL: 77 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZIHINTPAUSE: 78 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZIHPM: 79 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZIMOP: 80 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZKND: 81 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZKNE: 82 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZKNH: 83 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZKR: 84 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZKSED: 85 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZKSH: 86 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZKT: 87 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZTSO: 88 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZVBB: 89 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZVBC: 90 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZVFH: 91 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZVFHMIN: 92 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZVKB: 93 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZVKG: 94 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZVKNED: 95 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZVKNHA: 96 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZVKNHB: 97 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZVKSED: 98 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZVKSH: 99 case KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZVKT: 100 /* 101 * Like ISA_EXT registers, SBI_EXT registers are only visible when the 102 * host supports them and disabling them does not affect the visibility 103 * of the SBI_EXT register itself. 104 */ 105 case KVM_REG_RISCV_SBI_EXT | KVM_REG_RISCV_SBI_SINGLE | KVM_RISCV_SBI_EXT_V01: 106 case KVM_REG_RISCV_SBI_EXT | KVM_REG_RISCV_SBI_SINGLE | KVM_RISCV_SBI_EXT_TIME: 107 case KVM_REG_RISCV_SBI_EXT | KVM_REG_RISCV_SBI_SINGLE | KVM_RISCV_SBI_EXT_IPI: 108 case KVM_REG_RISCV_SBI_EXT | KVM_REG_RISCV_SBI_SINGLE | KVM_RISCV_SBI_EXT_RFENCE: 109 case KVM_REG_RISCV_SBI_EXT | KVM_REG_RISCV_SBI_SINGLE | KVM_RISCV_SBI_EXT_SRST: 110 case KVM_REG_RISCV_SBI_EXT | KVM_REG_RISCV_SBI_SINGLE | KVM_RISCV_SBI_EXT_HSM: 111 case KVM_REG_RISCV_SBI_EXT | KVM_REG_RISCV_SBI_SINGLE | KVM_RISCV_SBI_EXT_PMU: 112 case KVM_REG_RISCV_SBI_EXT | KVM_REG_RISCV_SBI_SINGLE | KVM_RISCV_SBI_EXT_DBCN: 113 case KVM_REG_RISCV_SBI_EXT | KVM_REG_RISCV_SBI_SINGLE | KVM_RISCV_SBI_EXT_STA: 114 case KVM_REG_RISCV_SBI_EXT | KVM_REG_RISCV_SBI_SINGLE | KVM_RISCV_SBI_EXT_EXPERIMENTAL: 115 case KVM_REG_RISCV_SBI_EXT | KVM_REG_RISCV_SBI_SINGLE | KVM_RISCV_SBI_EXT_VENDOR: 116 return true; 117 /* AIA registers are always available when Ssaia can't be disabled */ 118 case KVM_REG_RISCV_CSR | KVM_REG_RISCV_CSR_AIA | KVM_REG_RISCV_CSR_AIA_REG(siselect): 119 case KVM_REG_RISCV_CSR | KVM_REG_RISCV_CSR_AIA | KVM_REG_RISCV_CSR_AIA_REG(iprio1): 120 case KVM_REG_RISCV_CSR | KVM_REG_RISCV_CSR_AIA | KVM_REG_RISCV_CSR_AIA_REG(iprio2): 121 case KVM_REG_RISCV_CSR | KVM_REG_RISCV_CSR_AIA | KVM_REG_RISCV_CSR_AIA_REG(sieh): 122 case KVM_REG_RISCV_CSR | KVM_REG_RISCV_CSR_AIA | KVM_REG_RISCV_CSR_AIA_REG(siph): 123 case KVM_REG_RISCV_CSR | KVM_REG_RISCV_CSR_AIA | KVM_REG_RISCV_CSR_AIA_REG(iprio1h): 124 case KVM_REG_RISCV_CSR | KVM_REG_RISCV_CSR_AIA | KVM_REG_RISCV_CSR_AIA_REG(iprio2h): 125 return isa_ext_cant_disable[KVM_RISCV_ISA_EXT_SSAIA]; 126 default: 127 break; 128 } 129 130 return false; 131 } 132 133 bool check_reject_set(int err) 134 { 135 return err == EINVAL; 136 } 137 138 void finalize_vcpu(struct kvm_vcpu *vcpu, struct vcpu_reg_list *c) 139 { 140 unsigned long isa_ext_state[KVM_RISCV_ISA_EXT_MAX] = { 0 }; 141 struct vcpu_reg_sublist *s; 142 uint64_t feature; 143 int rc; 144 145 for (int i = 0; i < KVM_RISCV_ISA_EXT_MAX; i++) 146 __vcpu_get_reg(vcpu, RISCV_ISA_EXT_REG(i), &isa_ext_state[i]); 147 148 /* 149 * Disable all extensions which were enabled by default 150 * if they were available in the risc-v host. 151 */ 152 for (int i = 0; i < KVM_RISCV_ISA_EXT_MAX; i++) { 153 rc = __vcpu_set_reg(vcpu, RISCV_ISA_EXT_REG(i), 0); 154 if (rc && isa_ext_state[i]) 155 isa_ext_cant_disable[i] = true; 156 } 157 158 for (int i = 0; i < KVM_RISCV_SBI_EXT_MAX; i++) { 159 rc = __vcpu_set_reg(vcpu, RISCV_SBI_EXT_REG(i), 0); 160 TEST_ASSERT(!rc || (rc == -1 && errno == ENOENT), "Unexpected error"); 161 } 162 163 for_each_sublist(c, s) { 164 if (!s->feature) 165 continue; 166 167 switch (s->feature_type) { 168 case VCPU_FEATURE_ISA_EXT: 169 feature = RISCV_ISA_EXT_REG(s->feature); 170 break; 171 case VCPU_FEATURE_SBI_EXT: 172 feature = RISCV_SBI_EXT_REG(s->feature); 173 break; 174 default: 175 TEST_FAIL("Unknown feature type"); 176 } 177 178 /* Try to enable the desired extension */ 179 __vcpu_set_reg(vcpu, feature, 1); 180 181 /* Double check whether the desired extension was enabled */ 182 __TEST_REQUIRE(__vcpu_has_ext(vcpu, feature), 183 "%s not available, skipping tests", s->name); 184 } 185 } 186 187 static const char *config_id_to_str(const char *prefix, __u64 id) 188 { 189 /* reg_off is the offset into struct kvm_riscv_config */ 190 __u64 reg_off = id & ~(REG_MASK | KVM_REG_RISCV_CONFIG); 191 192 assert((id & KVM_REG_RISCV_TYPE_MASK) == KVM_REG_RISCV_CONFIG); 193 194 switch (reg_off) { 195 case KVM_REG_RISCV_CONFIG_REG(isa): 196 return "KVM_REG_RISCV_CONFIG_REG(isa)"; 197 case KVM_REG_RISCV_CONFIG_REG(zicbom_block_size): 198 return "KVM_REG_RISCV_CONFIG_REG(zicbom_block_size)"; 199 case KVM_REG_RISCV_CONFIG_REG(zicboz_block_size): 200 return "KVM_REG_RISCV_CONFIG_REG(zicboz_block_size)"; 201 case KVM_REG_RISCV_CONFIG_REG(mvendorid): 202 return "KVM_REG_RISCV_CONFIG_REG(mvendorid)"; 203 case KVM_REG_RISCV_CONFIG_REG(marchid): 204 return "KVM_REG_RISCV_CONFIG_REG(marchid)"; 205 case KVM_REG_RISCV_CONFIG_REG(mimpid): 206 return "KVM_REG_RISCV_CONFIG_REG(mimpid)"; 207 case KVM_REG_RISCV_CONFIG_REG(satp_mode): 208 return "KVM_REG_RISCV_CONFIG_REG(satp_mode)"; 209 } 210 211 return strdup_printf("%lld /* UNKNOWN */", reg_off); 212 } 213 214 static const char *core_id_to_str(const char *prefix, __u64 id) 215 { 216 /* reg_off is the offset into struct kvm_riscv_core */ 217 __u64 reg_off = id & ~(REG_MASK | KVM_REG_RISCV_CORE); 218 219 assert((id & KVM_REG_RISCV_TYPE_MASK) == KVM_REG_RISCV_CORE); 220 221 switch (reg_off) { 222 case KVM_REG_RISCV_CORE_REG(regs.pc): 223 return "KVM_REG_RISCV_CORE_REG(regs.pc)"; 224 case KVM_REG_RISCV_CORE_REG(regs.ra): 225 return "KVM_REG_RISCV_CORE_REG(regs.ra)"; 226 case KVM_REG_RISCV_CORE_REG(regs.sp): 227 return "KVM_REG_RISCV_CORE_REG(regs.sp)"; 228 case KVM_REG_RISCV_CORE_REG(regs.gp): 229 return "KVM_REG_RISCV_CORE_REG(regs.gp)"; 230 case KVM_REG_RISCV_CORE_REG(regs.tp): 231 return "KVM_REG_RISCV_CORE_REG(regs.tp)"; 232 case KVM_REG_RISCV_CORE_REG(regs.t0) ... KVM_REG_RISCV_CORE_REG(regs.t2): 233 return strdup_printf("KVM_REG_RISCV_CORE_REG(regs.t%lld)", 234 reg_off - KVM_REG_RISCV_CORE_REG(regs.t0)); 235 case KVM_REG_RISCV_CORE_REG(regs.s0) ... KVM_REG_RISCV_CORE_REG(regs.s1): 236 return strdup_printf("KVM_REG_RISCV_CORE_REG(regs.s%lld)", 237 reg_off - KVM_REG_RISCV_CORE_REG(regs.s0)); 238 case KVM_REG_RISCV_CORE_REG(regs.a0) ... KVM_REG_RISCV_CORE_REG(regs.a7): 239 return strdup_printf("KVM_REG_RISCV_CORE_REG(regs.a%lld)", 240 reg_off - KVM_REG_RISCV_CORE_REG(regs.a0)); 241 case KVM_REG_RISCV_CORE_REG(regs.s2) ... KVM_REG_RISCV_CORE_REG(regs.s11): 242 return strdup_printf("KVM_REG_RISCV_CORE_REG(regs.s%lld)", 243 reg_off - KVM_REG_RISCV_CORE_REG(regs.s2) + 2); 244 case KVM_REG_RISCV_CORE_REG(regs.t3) ... KVM_REG_RISCV_CORE_REG(regs.t6): 245 return strdup_printf("KVM_REG_RISCV_CORE_REG(regs.t%lld)", 246 reg_off - KVM_REG_RISCV_CORE_REG(regs.t3) + 3); 247 case KVM_REG_RISCV_CORE_REG(mode): 248 return "KVM_REG_RISCV_CORE_REG(mode)"; 249 } 250 251 return strdup_printf("%lld /* UNKNOWN */", reg_off); 252 } 253 254 #define RISCV_CSR_GENERAL(csr) \ 255 "KVM_REG_RISCV_CSR_GENERAL | KVM_REG_RISCV_CSR_REG(" #csr ")" 256 #define RISCV_CSR_AIA(csr) \ 257 "KVM_REG_RISCV_CSR_AIA | KVM_REG_RISCV_CSR_REG(" #csr ")" 258 #define RISCV_CSR_SMSTATEEN(csr) \ 259 "KVM_REG_RISCV_CSR_SMSTATEEN | KVM_REG_RISCV_CSR_REG(" #csr ")" 260 261 static const char *general_csr_id_to_str(__u64 reg_off) 262 { 263 /* reg_off is the offset into struct kvm_riscv_csr */ 264 switch (reg_off) { 265 case KVM_REG_RISCV_CSR_REG(sstatus): 266 return RISCV_CSR_GENERAL(sstatus); 267 case KVM_REG_RISCV_CSR_REG(sie): 268 return RISCV_CSR_GENERAL(sie); 269 case KVM_REG_RISCV_CSR_REG(stvec): 270 return RISCV_CSR_GENERAL(stvec); 271 case KVM_REG_RISCV_CSR_REG(sscratch): 272 return RISCV_CSR_GENERAL(sscratch); 273 case KVM_REG_RISCV_CSR_REG(sepc): 274 return RISCV_CSR_GENERAL(sepc); 275 case KVM_REG_RISCV_CSR_REG(scause): 276 return RISCV_CSR_GENERAL(scause); 277 case KVM_REG_RISCV_CSR_REG(stval): 278 return RISCV_CSR_GENERAL(stval); 279 case KVM_REG_RISCV_CSR_REG(sip): 280 return RISCV_CSR_GENERAL(sip); 281 case KVM_REG_RISCV_CSR_REG(satp): 282 return RISCV_CSR_GENERAL(satp); 283 case KVM_REG_RISCV_CSR_REG(scounteren): 284 return RISCV_CSR_GENERAL(scounteren); 285 case KVM_REG_RISCV_CSR_REG(senvcfg): 286 return RISCV_CSR_GENERAL(senvcfg); 287 } 288 289 return strdup_printf("KVM_REG_RISCV_CSR_GENERAL | %lld /* UNKNOWN */", reg_off); 290 } 291 292 static const char *aia_csr_id_to_str(__u64 reg_off) 293 { 294 /* reg_off is the offset into struct kvm_riscv_aia_csr */ 295 switch (reg_off) { 296 case KVM_REG_RISCV_CSR_AIA_REG(siselect): 297 return RISCV_CSR_AIA(siselect); 298 case KVM_REG_RISCV_CSR_AIA_REG(iprio1): 299 return RISCV_CSR_AIA(iprio1); 300 case KVM_REG_RISCV_CSR_AIA_REG(iprio2): 301 return RISCV_CSR_AIA(iprio2); 302 case KVM_REG_RISCV_CSR_AIA_REG(sieh): 303 return RISCV_CSR_AIA(sieh); 304 case KVM_REG_RISCV_CSR_AIA_REG(siph): 305 return RISCV_CSR_AIA(siph); 306 case KVM_REG_RISCV_CSR_AIA_REG(iprio1h): 307 return RISCV_CSR_AIA(iprio1h); 308 case KVM_REG_RISCV_CSR_AIA_REG(iprio2h): 309 return RISCV_CSR_AIA(iprio2h); 310 } 311 312 return strdup_printf("KVM_REG_RISCV_CSR_AIA | %lld /* UNKNOWN */", reg_off); 313 } 314 315 static const char *smstateen_csr_id_to_str(__u64 reg_off) 316 { 317 /* reg_off is the offset into struct kvm_riscv_smstateen_csr */ 318 switch (reg_off) { 319 case KVM_REG_RISCV_CSR_SMSTATEEN_REG(sstateen0): 320 return RISCV_CSR_SMSTATEEN(sstateen0); 321 } 322 323 TEST_FAIL("Unknown smstateen csr reg: 0x%llx", reg_off); 324 return NULL; 325 } 326 327 static const char *csr_id_to_str(const char *prefix, __u64 id) 328 { 329 __u64 reg_off = id & ~(REG_MASK | KVM_REG_RISCV_CSR); 330 __u64 reg_subtype = reg_off & KVM_REG_RISCV_SUBTYPE_MASK; 331 332 assert((id & KVM_REG_RISCV_TYPE_MASK) == KVM_REG_RISCV_CSR); 333 334 reg_off &= ~KVM_REG_RISCV_SUBTYPE_MASK; 335 336 switch (reg_subtype) { 337 case KVM_REG_RISCV_CSR_GENERAL: 338 return general_csr_id_to_str(reg_off); 339 case KVM_REG_RISCV_CSR_AIA: 340 return aia_csr_id_to_str(reg_off); 341 case KVM_REG_RISCV_CSR_SMSTATEEN: 342 return smstateen_csr_id_to_str(reg_off); 343 } 344 345 return strdup_printf("%lld | %lld /* UNKNOWN */", reg_subtype, reg_off); 346 } 347 348 static const char *timer_id_to_str(const char *prefix, __u64 id) 349 { 350 /* reg_off is the offset into struct kvm_riscv_timer */ 351 __u64 reg_off = id & ~(REG_MASK | KVM_REG_RISCV_TIMER); 352 353 assert((id & KVM_REG_RISCV_TYPE_MASK) == KVM_REG_RISCV_TIMER); 354 355 switch (reg_off) { 356 case KVM_REG_RISCV_TIMER_REG(frequency): 357 return "KVM_REG_RISCV_TIMER_REG(frequency)"; 358 case KVM_REG_RISCV_TIMER_REG(time): 359 return "KVM_REG_RISCV_TIMER_REG(time)"; 360 case KVM_REG_RISCV_TIMER_REG(compare): 361 return "KVM_REG_RISCV_TIMER_REG(compare)"; 362 case KVM_REG_RISCV_TIMER_REG(state): 363 return "KVM_REG_RISCV_TIMER_REG(state)"; 364 } 365 366 return strdup_printf("%lld /* UNKNOWN */", reg_off); 367 } 368 369 static const char *fp_f_id_to_str(const char *prefix, __u64 id) 370 { 371 /* reg_off is the offset into struct __riscv_f_ext_state */ 372 __u64 reg_off = id & ~(REG_MASK | KVM_REG_RISCV_FP_F); 373 374 assert((id & KVM_REG_RISCV_TYPE_MASK) == KVM_REG_RISCV_FP_F); 375 376 switch (reg_off) { 377 case KVM_REG_RISCV_FP_F_REG(f[0]) ... 378 KVM_REG_RISCV_FP_F_REG(f[31]): 379 return strdup_printf("KVM_REG_RISCV_FP_F_REG(f[%lld])", reg_off); 380 case KVM_REG_RISCV_FP_F_REG(fcsr): 381 return "KVM_REG_RISCV_FP_F_REG(fcsr)"; 382 } 383 384 return strdup_printf("%lld /* UNKNOWN */", reg_off); 385 } 386 387 static const char *fp_d_id_to_str(const char *prefix, __u64 id) 388 { 389 /* reg_off is the offset into struct __riscv_d_ext_state */ 390 __u64 reg_off = id & ~(REG_MASK | KVM_REG_RISCV_FP_D); 391 392 assert((id & KVM_REG_RISCV_TYPE_MASK) == KVM_REG_RISCV_FP_D); 393 394 switch (reg_off) { 395 case KVM_REG_RISCV_FP_D_REG(f[0]) ... 396 KVM_REG_RISCV_FP_D_REG(f[31]): 397 return strdup_printf("KVM_REG_RISCV_FP_D_REG(f[%lld])", reg_off); 398 case KVM_REG_RISCV_FP_D_REG(fcsr): 399 return "KVM_REG_RISCV_FP_D_REG(fcsr)"; 400 } 401 402 return strdup_printf("%lld /* UNKNOWN */", reg_off); 403 } 404 405 #define KVM_ISA_EXT_ARR(ext) \ 406 [KVM_RISCV_ISA_EXT_##ext] = "KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_" #ext 407 408 static const char *isa_ext_single_id_to_str(__u64 reg_off) 409 { 410 static const char * const kvm_isa_ext_reg_name[] = { 411 KVM_ISA_EXT_ARR(A), 412 KVM_ISA_EXT_ARR(C), 413 KVM_ISA_EXT_ARR(D), 414 KVM_ISA_EXT_ARR(F), 415 KVM_ISA_EXT_ARR(H), 416 KVM_ISA_EXT_ARR(I), 417 KVM_ISA_EXT_ARR(M), 418 KVM_ISA_EXT_ARR(V), 419 KVM_ISA_EXT_ARR(SMNPM), 420 KVM_ISA_EXT_ARR(SMSTATEEN), 421 KVM_ISA_EXT_ARR(SSAIA), 422 KVM_ISA_EXT_ARR(SSCOFPMF), 423 KVM_ISA_EXT_ARR(SSNPM), 424 KVM_ISA_EXT_ARR(SSTC), 425 KVM_ISA_EXT_ARR(SVINVAL), 426 KVM_ISA_EXT_ARR(SVNAPOT), 427 KVM_ISA_EXT_ARR(SVPBMT), 428 KVM_ISA_EXT_ARR(ZACAS), 429 KVM_ISA_EXT_ARR(ZAWRS), 430 KVM_ISA_EXT_ARR(ZBA), 431 KVM_ISA_EXT_ARR(ZBB), 432 KVM_ISA_EXT_ARR(ZBC), 433 KVM_ISA_EXT_ARR(ZBKB), 434 KVM_ISA_EXT_ARR(ZBKC), 435 KVM_ISA_EXT_ARR(ZBKX), 436 KVM_ISA_EXT_ARR(ZBS), 437 KVM_ISA_EXT_ARR(ZCA), 438 KVM_ISA_EXT_ARR(ZCB), 439 KVM_ISA_EXT_ARR(ZCD), 440 KVM_ISA_EXT_ARR(ZCF), 441 KVM_ISA_EXT_ARR(ZCMOP), 442 KVM_ISA_EXT_ARR(ZFA), 443 KVM_ISA_EXT_ARR(ZFH), 444 KVM_ISA_EXT_ARR(ZFHMIN), 445 KVM_ISA_EXT_ARR(ZICBOM), 446 KVM_ISA_EXT_ARR(ZICBOZ), 447 KVM_ISA_EXT_ARR(ZICNTR), 448 KVM_ISA_EXT_ARR(ZICOND), 449 KVM_ISA_EXT_ARR(ZICSR), 450 KVM_ISA_EXT_ARR(ZIFENCEI), 451 KVM_ISA_EXT_ARR(ZIHINTNTL), 452 KVM_ISA_EXT_ARR(ZIHINTPAUSE), 453 KVM_ISA_EXT_ARR(ZIHPM), 454 KVM_ISA_EXT_ARR(ZIMOP), 455 KVM_ISA_EXT_ARR(ZKND), 456 KVM_ISA_EXT_ARR(ZKNE), 457 KVM_ISA_EXT_ARR(ZKNH), 458 KVM_ISA_EXT_ARR(ZKR), 459 KVM_ISA_EXT_ARR(ZKSED), 460 KVM_ISA_EXT_ARR(ZKSH), 461 KVM_ISA_EXT_ARR(ZKT), 462 KVM_ISA_EXT_ARR(ZTSO), 463 KVM_ISA_EXT_ARR(ZVBB), 464 KVM_ISA_EXT_ARR(ZVBC), 465 KVM_ISA_EXT_ARR(ZVFH), 466 KVM_ISA_EXT_ARR(ZVFHMIN), 467 KVM_ISA_EXT_ARR(ZVKB), 468 KVM_ISA_EXT_ARR(ZVKG), 469 KVM_ISA_EXT_ARR(ZVKNED), 470 KVM_ISA_EXT_ARR(ZVKNHA), 471 KVM_ISA_EXT_ARR(ZVKNHB), 472 KVM_ISA_EXT_ARR(ZVKSED), 473 KVM_ISA_EXT_ARR(ZVKSH), 474 KVM_ISA_EXT_ARR(ZVKT), 475 }; 476 477 if (reg_off >= ARRAY_SIZE(kvm_isa_ext_reg_name)) 478 return strdup_printf("KVM_REG_RISCV_ISA_SINGLE | %lld /* UNKNOWN */", reg_off); 479 480 return kvm_isa_ext_reg_name[reg_off]; 481 } 482 483 static const char *isa_ext_multi_id_to_str(__u64 reg_subtype, __u64 reg_off) 484 { 485 const char *unknown = ""; 486 487 if (reg_off > KVM_REG_RISCV_ISA_MULTI_REG_LAST) 488 unknown = " /* UNKNOWN */"; 489 490 switch (reg_subtype) { 491 case KVM_REG_RISCV_ISA_MULTI_EN: 492 return strdup_printf("KVM_REG_RISCV_ISA_MULTI_EN | %lld%s", reg_off, unknown); 493 case KVM_REG_RISCV_ISA_MULTI_DIS: 494 return strdup_printf("KVM_REG_RISCV_ISA_MULTI_DIS | %lld%s", reg_off, unknown); 495 } 496 497 return strdup_printf("%lld | %lld /* UNKNOWN */", reg_subtype, reg_off); 498 } 499 500 static const char *isa_ext_id_to_str(const char *prefix, __u64 id) 501 { 502 __u64 reg_off = id & ~(REG_MASK | KVM_REG_RISCV_ISA_EXT); 503 __u64 reg_subtype = reg_off & KVM_REG_RISCV_SUBTYPE_MASK; 504 505 assert((id & KVM_REG_RISCV_TYPE_MASK) == KVM_REG_RISCV_ISA_EXT); 506 507 reg_off &= ~KVM_REG_RISCV_SUBTYPE_MASK; 508 509 switch (reg_subtype) { 510 case KVM_REG_RISCV_ISA_SINGLE: 511 return isa_ext_single_id_to_str(reg_off); 512 case KVM_REG_RISCV_ISA_MULTI_EN: 513 case KVM_REG_RISCV_ISA_MULTI_DIS: 514 return isa_ext_multi_id_to_str(reg_subtype, reg_off); 515 } 516 517 return strdup_printf("%lld | %lld /* UNKNOWN */", reg_subtype, reg_off); 518 } 519 520 #define KVM_SBI_EXT_ARR(ext) \ 521 [ext] = "KVM_REG_RISCV_SBI_SINGLE | " #ext 522 523 static const char *sbi_ext_single_id_to_str(__u64 reg_off) 524 { 525 /* reg_off is KVM_RISCV_SBI_EXT_ID */ 526 static const char * const kvm_sbi_ext_reg_name[] = { 527 KVM_SBI_EXT_ARR(KVM_RISCV_SBI_EXT_V01), 528 KVM_SBI_EXT_ARR(KVM_RISCV_SBI_EXT_TIME), 529 KVM_SBI_EXT_ARR(KVM_RISCV_SBI_EXT_IPI), 530 KVM_SBI_EXT_ARR(KVM_RISCV_SBI_EXT_RFENCE), 531 KVM_SBI_EXT_ARR(KVM_RISCV_SBI_EXT_SRST), 532 KVM_SBI_EXT_ARR(KVM_RISCV_SBI_EXT_HSM), 533 KVM_SBI_EXT_ARR(KVM_RISCV_SBI_EXT_PMU), 534 KVM_SBI_EXT_ARR(KVM_RISCV_SBI_EXT_STA), 535 KVM_SBI_EXT_ARR(KVM_RISCV_SBI_EXT_EXPERIMENTAL), 536 KVM_SBI_EXT_ARR(KVM_RISCV_SBI_EXT_VENDOR), 537 KVM_SBI_EXT_ARR(KVM_RISCV_SBI_EXT_DBCN), 538 }; 539 540 if (reg_off >= ARRAY_SIZE(kvm_sbi_ext_reg_name)) 541 return strdup_printf("KVM_REG_RISCV_SBI_SINGLE | %lld /* UNKNOWN */", reg_off); 542 543 return kvm_sbi_ext_reg_name[reg_off]; 544 } 545 546 static const char *sbi_ext_multi_id_to_str(__u64 reg_subtype, __u64 reg_off) 547 { 548 const char *unknown = ""; 549 550 if (reg_off > KVM_REG_RISCV_SBI_MULTI_REG_LAST) 551 unknown = " /* UNKNOWN */"; 552 553 switch (reg_subtype) { 554 case KVM_REG_RISCV_SBI_MULTI_EN: 555 return strdup_printf("KVM_REG_RISCV_SBI_MULTI_EN | %lld%s", reg_off, unknown); 556 case KVM_REG_RISCV_SBI_MULTI_DIS: 557 return strdup_printf("KVM_REG_RISCV_SBI_MULTI_DIS | %lld%s", reg_off, unknown); 558 } 559 560 return strdup_printf("%lld | %lld /* UNKNOWN */", reg_subtype, reg_off); 561 } 562 563 static const char *sbi_ext_id_to_str(const char *prefix, __u64 id) 564 { 565 __u64 reg_off = id & ~(REG_MASK | KVM_REG_RISCV_SBI_EXT); 566 __u64 reg_subtype = reg_off & KVM_REG_RISCV_SUBTYPE_MASK; 567 568 assert((id & KVM_REG_RISCV_TYPE_MASK) == KVM_REG_RISCV_SBI_EXT); 569 570 reg_off &= ~KVM_REG_RISCV_SUBTYPE_MASK; 571 572 switch (reg_subtype) { 573 case KVM_REG_RISCV_SBI_SINGLE: 574 return sbi_ext_single_id_to_str(reg_off); 575 case KVM_REG_RISCV_SBI_MULTI_EN: 576 case KVM_REG_RISCV_SBI_MULTI_DIS: 577 return sbi_ext_multi_id_to_str(reg_subtype, reg_off); 578 } 579 580 return strdup_printf("%lld | %lld /* UNKNOWN */", reg_subtype, reg_off); 581 } 582 583 static const char *sbi_sta_id_to_str(__u64 reg_off) 584 { 585 switch (reg_off) { 586 case 0: return "KVM_REG_RISCV_SBI_STA | KVM_REG_RISCV_SBI_STA_REG(shmem_lo)"; 587 case 1: return "KVM_REG_RISCV_SBI_STA | KVM_REG_RISCV_SBI_STA_REG(shmem_hi)"; 588 } 589 return strdup_printf("KVM_REG_RISCV_SBI_STA | %lld /* UNKNOWN */", reg_off); 590 } 591 592 static const char *sbi_id_to_str(const char *prefix, __u64 id) 593 { 594 __u64 reg_off = id & ~(REG_MASK | KVM_REG_RISCV_SBI_STATE); 595 __u64 reg_subtype = reg_off & KVM_REG_RISCV_SUBTYPE_MASK; 596 597 assert((id & KVM_REG_RISCV_TYPE_MASK) == KVM_REG_RISCV_SBI_STATE); 598 599 reg_off &= ~KVM_REG_RISCV_SUBTYPE_MASK; 600 601 switch (reg_subtype) { 602 case KVM_REG_RISCV_SBI_STA: 603 return sbi_sta_id_to_str(reg_off); 604 } 605 606 return strdup_printf("%lld | %lld /* UNKNOWN */", reg_subtype, reg_off); 607 } 608 609 void print_reg(const char *prefix, __u64 id) 610 { 611 const char *reg_size = NULL; 612 613 TEST_ASSERT((id & KVM_REG_ARCH_MASK) == KVM_REG_RISCV, 614 "%s: KVM_REG_RISCV missing in reg id: 0x%llx", prefix, id); 615 616 switch (id & KVM_REG_SIZE_MASK) { 617 case KVM_REG_SIZE_U32: 618 reg_size = "KVM_REG_SIZE_U32"; 619 break; 620 case KVM_REG_SIZE_U64: 621 reg_size = "KVM_REG_SIZE_U64"; 622 break; 623 case KVM_REG_SIZE_U128: 624 reg_size = "KVM_REG_SIZE_U128"; 625 break; 626 default: 627 printf("\tKVM_REG_RISCV | (%lld << KVM_REG_SIZE_SHIFT) | 0x%llx /* UNKNOWN */,\n", 628 (id & KVM_REG_SIZE_MASK) >> KVM_REG_SIZE_SHIFT, id & ~REG_MASK); 629 return; 630 } 631 632 switch (id & KVM_REG_RISCV_TYPE_MASK) { 633 case KVM_REG_RISCV_CONFIG: 634 printf("\tKVM_REG_RISCV | %s | KVM_REG_RISCV_CONFIG | %s,\n", 635 reg_size, config_id_to_str(prefix, id)); 636 break; 637 case KVM_REG_RISCV_CORE: 638 printf("\tKVM_REG_RISCV | %s | KVM_REG_RISCV_CORE | %s,\n", 639 reg_size, core_id_to_str(prefix, id)); 640 break; 641 case KVM_REG_RISCV_CSR: 642 printf("\tKVM_REG_RISCV | %s | KVM_REG_RISCV_CSR | %s,\n", 643 reg_size, csr_id_to_str(prefix, id)); 644 break; 645 case KVM_REG_RISCV_TIMER: 646 printf("\tKVM_REG_RISCV | %s | KVM_REG_RISCV_TIMER | %s,\n", 647 reg_size, timer_id_to_str(prefix, id)); 648 break; 649 case KVM_REG_RISCV_FP_F: 650 printf("\tKVM_REG_RISCV | %s | KVM_REG_RISCV_FP_F | %s,\n", 651 reg_size, fp_f_id_to_str(prefix, id)); 652 break; 653 case KVM_REG_RISCV_FP_D: 654 printf("\tKVM_REG_RISCV | %s | KVM_REG_RISCV_FP_D | %s,\n", 655 reg_size, fp_d_id_to_str(prefix, id)); 656 break; 657 case KVM_REG_RISCV_ISA_EXT: 658 printf("\tKVM_REG_RISCV | %s | KVM_REG_RISCV_ISA_EXT | %s,\n", 659 reg_size, isa_ext_id_to_str(prefix, id)); 660 break; 661 case KVM_REG_RISCV_SBI_EXT: 662 printf("\tKVM_REG_RISCV | %s | KVM_REG_RISCV_SBI_EXT | %s,\n", 663 reg_size, sbi_ext_id_to_str(prefix, id)); 664 break; 665 case KVM_REG_RISCV_SBI_STATE: 666 printf("\tKVM_REG_RISCV | %s | KVM_REG_RISCV_SBI_STATE | %s,\n", 667 reg_size, sbi_id_to_str(prefix, id)); 668 break; 669 default: 670 printf("\tKVM_REG_RISCV | %s | 0x%llx /* UNKNOWN */,\n", 671 reg_size, id & ~REG_MASK); 672 return; 673 } 674 } 675 676 /* 677 * The current blessed list was primed with the output of kernel version 678 * v6.5-rc3 and then later updated with new registers. 679 */ 680 static __u64 base_regs[] = { 681 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CONFIG | KVM_REG_RISCV_CONFIG_REG(isa), 682 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CONFIG | KVM_REG_RISCV_CONFIG_REG(mvendorid), 683 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CONFIG | KVM_REG_RISCV_CONFIG_REG(marchid), 684 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CONFIG | KVM_REG_RISCV_CONFIG_REG(mimpid), 685 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CONFIG | KVM_REG_RISCV_CONFIG_REG(satp_mode), 686 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.pc), 687 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.ra), 688 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.sp), 689 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.gp), 690 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.tp), 691 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.t0), 692 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.t1), 693 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.t2), 694 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.s0), 695 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.s1), 696 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.a0), 697 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.a1), 698 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.a2), 699 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.a3), 700 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.a4), 701 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.a5), 702 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.a6), 703 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.a7), 704 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.s2), 705 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.s3), 706 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.s4), 707 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.s5), 708 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.s6), 709 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.s7), 710 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.s8), 711 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.s9), 712 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.s10), 713 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.s11), 714 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.t3), 715 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.t4), 716 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.t5), 717 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(regs.t6), 718 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CORE | KVM_REG_RISCV_CORE_REG(mode), 719 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CSR | KVM_REG_RISCV_CSR_GENERAL | KVM_REG_RISCV_CSR_REG(sstatus), 720 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CSR | KVM_REG_RISCV_CSR_GENERAL | KVM_REG_RISCV_CSR_REG(sie), 721 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CSR | KVM_REG_RISCV_CSR_GENERAL | KVM_REG_RISCV_CSR_REG(stvec), 722 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CSR | KVM_REG_RISCV_CSR_GENERAL | KVM_REG_RISCV_CSR_REG(sscratch), 723 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CSR | KVM_REG_RISCV_CSR_GENERAL | KVM_REG_RISCV_CSR_REG(sepc), 724 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CSR | KVM_REG_RISCV_CSR_GENERAL | KVM_REG_RISCV_CSR_REG(scause), 725 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CSR | KVM_REG_RISCV_CSR_GENERAL | KVM_REG_RISCV_CSR_REG(stval), 726 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CSR | KVM_REG_RISCV_CSR_GENERAL | KVM_REG_RISCV_CSR_REG(sip), 727 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CSR | KVM_REG_RISCV_CSR_GENERAL | KVM_REG_RISCV_CSR_REG(satp), 728 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CSR | KVM_REG_RISCV_CSR_GENERAL | KVM_REG_RISCV_CSR_REG(scounteren), 729 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CSR | KVM_REG_RISCV_CSR_GENERAL | KVM_REG_RISCV_CSR_REG(senvcfg), 730 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_TIMER | KVM_REG_RISCV_TIMER_REG(frequency), 731 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_TIMER | KVM_REG_RISCV_TIMER_REG(time), 732 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_TIMER | KVM_REG_RISCV_TIMER_REG(compare), 733 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_TIMER | KVM_REG_RISCV_TIMER_REG(state), 734 }; 735 736 /* 737 * The skips_set list registers that should skip set test. 738 * - KVM_REG_RISCV_TIMER_REG(state): set would fail if it was not initialized properly. 739 */ 740 static __u64 base_skips_set[] = { 741 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_TIMER | KVM_REG_RISCV_TIMER_REG(state), 742 }; 743 744 static __u64 sbi_base_regs[] = { 745 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_SBI_EXT | KVM_REG_RISCV_SBI_SINGLE | KVM_RISCV_SBI_EXT_V01, 746 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_SBI_EXT | KVM_REG_RISCV_SBI_SINGLE | KVM_RISCV_SBI_EXT_TIME, 747 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_SBI_EXT | KVM_REG_RISCV_SBI_SINGLE | KVM_RISCV_SBI_EXT_IPI, 748 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_SBI_EXT | KVM_REG_RISCV_SBI_SINGLE | KVM_RISCV_SBI_EXT_RFENCE, 749 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_SBI_EXT | KVM_REG_RISCV_SBI_SINGLE | KVM_RISCV_SBI_EXT_SRST, 750 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_SBI_EXT | KVM_REG_RISCV_SBI_SINGLE | KVM_RISCV_SBI_EXT_HSM, 751 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_SBI_EXT | KVM_REG_RISCV_SBI_SINGLE | KVM_RISCV_SBI_EXT_EXPERIMENTAL, 752 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_SBI_EXT | KVM_REG_RISCV_SBI_SINGLE | KVM_RISCV_SBI_EXT_VENDOR, 753 }; 754 755 static __u64 sbi_sta_regs[] = { 756 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_SBI_EXT | KVM_REG_RISCV_SBI_SINGLE | KVM_RISCV_SBI_EXT_STA, 757 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_SBI_STATE | KVM_REG_RISCV_SBI_STA | KVM_REG_RISCV_SBI_STA_REG(shmem_lo), 758 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_SBI_STATE | KVM_REG_RISCV_SBI_STA | KVM_REG_RISCV_SBI_STA_REG(shmem_hi), 759 }; 760 761 static __u64 zicbom_regs[] = { 762 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CONFIG | KVM_REG_RISCV_CONFIG_REG(zicbom_block_size), 763 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZICBOM, 764 }; 765 766 static __u64 zicboz_regs[] = { 767 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CONFIG | KVM_REG_RISCV_CONFIG_REG(zicboz_block_size), 768 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_ZICBOZ, 769 }; 770 771 static __u64 aia_regs[] = { 772 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CSR | KVM_REG_RISCV_CSR_AIA | KVM_REG_RISCV_CSR_AIA_REG(siselect), 773 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CSR | KVM_REG_RISCV_CSR_AIA | KVM_REG_RISCV_CSR_AIA_REG(iprio1), 774 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CSR | KVM_REG_RISCV_CSR_AIA | KVM_REG_RISCV_CSR_AIA_REG(iprio2), 775 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CSR | KVM_REG_RISCV_CSR_AIA | KVM_REG_RISCV_CSR_AIA_REG(sieh), 776 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CSR | KVM_REG_RISCV_CSR_AIA | KVM_REG_RISCV_CSR_AIA_REG(siph), 777 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CSR | KVM_REG_RISCV_CSR_AIA | KVM_REG_RISCV_CSR_AIA_REG(iprio1h), 778 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CSR | KVM_REG_RISCV_CSR_AIA | KVM_REG_RISCV_CSR_AIA_REG(iprio2h), 779 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_SSAIA, 780 }; 781 782 static __u64 smstateen_regs[] = { 783 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_CSR | KVM_REG_RISCV_CSR_SMSTATEEN | KVM_REG_RISCV_CSR_SMSTATEEN_REG(sstateen0), 784 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_SMSTATEEN, 785 }; 786 787 static __u64 fp_f_regs[] = { 788 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[0]), 789 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[1]), 790 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[2]), 791 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[3]), 792 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[4]), 793 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[5]), 794 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[6]), 795 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[7]), 796 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[8]), 797 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[9]), 798 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[10]), 799 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[11]), 800 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[12]), 801 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[13]), 802 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[14]), 803 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[15]), 804 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[16]), 805 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[17]), 806 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[18]), 807 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[19]), 808 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[20]), 809 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[21]), 810 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[22]), 811 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[23]), 812 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[24]), 813 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[25]), 814 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[26]), 815 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[27]), 816 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[28]), 817 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[29]), 818 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[30]), 819 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(f[31]), 820 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_F | KVM_REG_RISCV_FP_F_REG(fcsr), 821 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_F, 822 }; 823 824 static __u64 fp_d_regs[] = { 825 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[0]), 826 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[1]), 827 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[2]), 828 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[3]), 829 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[4]), 830 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[5]), 831 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[6]), 832 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[7]), 833 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[8]), 834 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[9]), 835 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[10]), 836 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[11]), 837 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[12]), 838 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[13]), 839 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[14]), 840 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[15]), 841 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[16]), 842 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[17]), 843 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[18]), 844 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[19]), 845 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[20]), 846 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[21]), 847 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[22]), 848 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[23]), 849 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[24]), 850 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[25]), 851 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[26]), 852 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[27]), 853 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[28]), 854 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[29]), 855 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[30]), 856 KVM_REG_RISCV | KVM_REG_SIZE_U64 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(f[31]), 857 KVM_REG_RISCV | KVM_REG_SIZE_U32 | KVM_REG_RISCV_FP_D | KVM_REG_RISCV_FP_D_REG(fcsr), 858 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | KVM_RISCV_ISA_EXT_D, 859 }; 860 861 #define SUBLIST_BASE \ 862 {"base", .regs = base_regs, .regs_n = ARRAY_SIZE(base_regs), \ 863 .skips_set = base_skips_set, .skips_set_n = ARRAY_SIZE(base_skips_set),} 864 #define SUBLIST_SBI_BASE \ 865 {"sbi-base", .feature_type = VCPU_FEATURE_SBI_EXT, .feature = KVM_RISCV_SBI_EXT_V01, \ 866 .regs = sbi_base_regs, .regs_n = ARRAY_SIZE(sbi_base_regs),} 867 #define SUBLIST_SBI_STA \ 868 {"sbi-sta", .feature_type = VCPU_FEATURE_SBI_EXT, .feature = KVM_RISCV_SBI_EXT_STA, \ 869 .regs = sbi_sta_regs, .regs_n = ARRAY_SIZE(sbi_sta_regs),} 870 #define SUBLIST_ZICBOM \ 871 {"zicbom", .feature = KVM_RISCV_ISA_EXT_ZICBOM, .regs = zicbom_regs, .regs_n = ARRAY_SIZE(zicbom_regs),} 872 #define SUBLIST_ZICBOZ \ 873 {"zicboz", .feature = KVM_RISCV_ISA_EXT_ZICBOZ, .regs = zicboz_regs, .regs_n = ARRAY_SIZE(zicboz_regs),} 874 #define SUBLIST_AIA \ 875 {"aia", .feature = KVM_RISCV_ISA_EXT_SSAIA, .regs = aia_regs, .regs_n = ARRAY_SIZE(aia_regs),} 876 #define SUBLIST_SMSTATEEN \ 877 {"smstateen", .feature = KVM_RISCV_ISA_EXT_SMSTATEEN, .regs = smstateen_regs, .regs_n = ARRAY_SIZE(smstateen_regs),} 878 #define SUBLIST_FP_F \ 879 {"fp_f", .feature = KVM_RISCV_ISA_EXT_F, .regs = fp_f_regs, \ 880 .regs_n = ARRAY_SIZE(fp_f_regs),} 881 #define SUBLIST_FP_D \ 882 {"fp_d", .feature = KVM_RISCV_ISA_EXT_D, .regs = fp_d_regs, \ 883 .regs_n = ARRAY_SIZE(fp_d_regs),} 884 885 #define KVM_ISA_EXT_SIMPLE_CONFIG(ext, extu) \ 886 static __u64 regs_##ext[] = { \ 887 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | \ 888 KVM_REG_RISCV_ISA_EXT | KVM_REG_RISCV_ISA_SINGLE | \ 889 KVM_RISCV_ISA_EXT_##extu, \ 890 }; \ 891 static struct vcpu_reg_list config_##ext = { \ 892 .sublists = { \ 893 SUBLIST_BASE, \ 894 { \ 895 .name = #ext, \ 896 .feature = KVM_RISCV_ISA_EXT_##extu, \ 897 .regs = regs_##ext, \ 898 .regs_n = ARRAY_SIZE(regs_##ext), \ 899 }, \ 900 {0}, \ 901 }, \ 902 } \ 903 904 #define KVM_SBI_EXT_SIMPLE_CONFIG(ext, extu) \ 905 static __u64 regs_sbi_##ext[] = { \ 906 KVM_REG_RISCV | KVM_REG_SIZE_ULONG | \ 907 KVM_REG_RISCV_SBI_EXT | KVM_REG_RISCV_SBI_SINGLE | \ 908 KVM_RISCV_SBI_EXT_##extu, \ 909 }; \ 910 static struct vcpu_reg_list config_sbi_##ext = { \ 911 .sublists = { \ 912 SUBLIST_BASE, \ 913 { \ 914 .name = "sbi-"#ext, \ 915 .feature_type = VCPU_FEATURE_SBI_EXT, \ 916 .feature = KVM_RISCV_SBI_EXT_##extu, \ 917 .regs = regs_sbi_##ext, \ 918 .regs_n = ARRAY_SIZE(regs_sbi_##ext), \ 919 }, \ 920 {0}, \ 921 }, \ 922 } \ 923 924 #define KVM_ISA_EXT_SUBLIST_CONFIG(ext, extu) \ 925 static struct vcpu_reg_list config_##ext = { \ 926 .sublists = { \ 927 SUBLIST_BASE, \ 928 SUBLIST_##extu, \ 929 {0}, \ 930 }, \ 931 } \ 932 933 #define KVM_SBI_EXT_SUBLIST_CONFIG(ext, extu) \ 934 static struct vcpu_reg_list config_sbi_##ext = { \ 935 .sublists = { \ 936 SUBLIST_BASE, \ 937 SUBLIST_SBI_##extu, \ 938 {0}, \ 939 }, \ 940 } \ 941 942 /* Note: The below list is alphabetically sorted. */ 943 944 KVM_SBI_EXT_SUBLIST_CONFIG(base, BASE); 945 KVM_SBI_EXT_SUBLIST_CONFIG(sta, STA); 946 KVM_SBI_EXT_SIMPLE_CONFIG(pmu, PMU); 947 KVM_SBI_EXT_SIMPLE_CONFIG(dbcn, DBCN); 948 949 KVM_ISA_EXT_SUBLIST_CONFIG(aia, AIA); 950 KVM_ISA_EXT_SUBLIST_CONFIG(fp_f, FP_F); 951 KVM_ISA_EXT_SUBLIST_CONFIG(fp_d, FP_D); 952 KVM_ISA_EXT_SIMPLE_CONFIG(h, H); 953 KVM_ISA_EXT_SIMPLE_CONFIG(smnpm, SMNPM); 954 KVM_ISA_EXT_SUBLIST_CONFIG(smstateen, SMSTATEEN); 955 KVM_ISA_EXT_SIMPLE_CONFIG(sscofpmf, SSCOFPMF); 956 KVM_ISA_EXT_SIMPLE_CONFIG(ssnpm, SSNPM); 957 KVM_ISA_EXT_SIMPLE_CONFIG(sstc, SSTC); 958 KVM_ISA_EXT_SIMPLE_CONFIG(svinval, SVINVAL); 959 KVM_ISA_EXT_SIMPLE_CONFIG(svnapot, SVNAPOT); 960 KVM_ISA_EXT_SIMPLE_CONFIG(svpbmt, SVPBMT); 961 KVM_ISA_EXT_SIMPLE_CONFIG(zacas, ZACAS); 962 KVM_ISA_EXT_SIMPLE_CONFIG(zawrs, ZAWRS); 963 KVM_ISA_EXT_SIMPLE_CONFIG(zba, ZBA); 964 KVM_ISA_EXT_SIMPLE_CONFIG(zbb, ZBB); 965 KVM_ISA_EXT_SIMPLE_CONFIG(zbc, ZBC); 966 KVM_ISA_EXT_SIMPLE_CONFIG(zbkb, ZBKB); 967 KVM_ISA_EXT_SIMPLE_CONFIG(zbkc, ZBKC); 968 KVM_ISA_EXT_SIMPLE_CONFIG(zbkx, ZBKX); 969 KVM_ISA_EXT_SIMPLE_CONFIG(zbs, ZBS); 970 KVM_ISA_EXT_SIMPLE_CONFIG(zca, ZCA); 971 KVM_ISA_EXT_SIMPLE_CONFIG(zcb, ZCB); 972 KVM_ISA_EXT_SIMPLE_CONFIG(zcd, ZCD); 973 KVM_ISA_EXT_SIMPLE_CONFIG(zcf, ZCF); 974 KVM_ISA_EXT_SIMPLE_CONFIG(zcmop, ZCMOP); 975 KVM_ISA_EXT_SIMPLE_CONFIG(zfa, ZFA); 976 KVM_ISA_EXT_SIMPLE_CONFIG(zfh, ZFH); 977 KVM_ISA_EXT_SIMPLE_CONFIG(zfhmin, ZFHMIN); 978 KVM_ISA_EXT_SUBLIST_CONFIG(zicbom, ZICBOM); 979 KVM_ISA_EXT_SUBLIST_CONFIG(zicboz, ZICBOZ); 980 KVM_ISA_EXT_SIMPLE_CONFIG(zicntr, ZICNTR); 981 KVM_ISA_EXT_SIMPLE_CONFIG(zicond, ZICOND); 982 KVM_ISA_EXT_SIMPLE_CONFIG(zicsr, ZICSR); 983 KVM_ISA_EXT_SIMPLE_CONFIG(zifencei, ZIFENCEI); 984 KVM_ISA_EXT_SIMPLE_CONFIG(zihintntl, ZIHINTNTL); 985 KVM_ISA_EXT_SIMPLE_CONFIG(zihintpause, ZIHINTPAUSE); 986 KVM_ISA_EXT_SIMPLE_CONFIG(zihpm, ZIHPM); 987 KVM_ISA_EXT_SIMPLE_CONFIG(zimop, ZIMOP); 988 KVM_ISA_EXT_SIMPLE_CONFIG(zknd, ZKND); 989 KVM_ISA_EXT_SIMPLE_CONFIG(zkne, ZKNE); 990 KVM_ISA_EXT_SIMPLE_CONFIG(zknh, ZKNH); 991 KVM_ISA_EXT_SIMPLE_CONFIG(zkr, ZKR); 992 KVM_ISA_EXT_SIMPLE_CONFIG(zksed, ZKSED); 993 KVM_ISA_EXT_SIMPLE_CONFIG(zksh, ZKSH); 994 KVM_ISA_EXT_SIMPLE_CONFIG(zkt, ZKT); 995 KVM_ISA_EXT_SIMPLE_CONFIG(ztso, ZTSO); 996 KVM_ISA_EXT_SIMPLE_CONFIG(zvbb, ZVBB); 997 KVM_ISA_EXT_SIMPLE_CONFIG(zvbc, ZVBC); 998 KVM_ISA_EXT_SIMPLE_CONFIG(zvfh, ZVFH); 999 KVM_ISA_EXT_SIMPLE_CONFIG(zvfhmin, ZVFHMIN); 1000 KVM_ISA_EXT_SIMPLE_CONFIG(zvkb, ZVKB); 1001 KVM_ISA_EXT_SIMPLE_CONFIG(zvkg, ZVKG); 1002 KVM_ISA_EXT_SIMPLE_CONFIG(zvkned, ZVKNED); 1003 KVM_ISA_EXT_SIMPLE_CONFIG(zvknha, ZVKNHA); 1004 KVM_ISA_EXT_SIMPLE_CONFIG(zvknhb, ZVKNHB); 1005 KVM_ISA_EXT_SIMPLE_CONFIG(zvksed, ZVKSED); 1006 KVM_ISA_EXT_SIMPLE_CONFIG(zvksh, ZVKSH); 1007 KVM_ISA_EXT_SIMPLE_CONFIG(zvkt, ZVKT); 1008 1009 struct vcpu_reg_list *vcpu_configs[] = { 1010 &config_sbi_base, 1011 &config_sbi_sta, 1012 &config_sbi_pmu, 1013 &config_sbi_dbcn, 1014 &config_aia, 1015 &config_fp_f, 1016 &config_fp_d, 1017 &config_h, 1018 &config_smnpm, 1019 &config_smstateen, 1020 &config_sscofpmf, 1021 &config_ssnpm, 1022 &config_sstc, 1023 &config_svinval, 1024 &config_svnapot, 1025 &config_svpbmt, 1026 &config_zacas, 1027 &config_zawrs, 1028 &config_zba, 1029 &config_zbb, 1030 &config_zbc, 1031 &config_zbkb, 1032 &config_zbkc, 1033 &config_zbkx, 1034 &config_zbs, 1035 &config_zca, 1036 &config_zcb, 1037 &config_zcd, 1038 &config_zcf, 1039 &config_zcmop, 1040 &config_zfa, 1041 &config_zfh, 1042 &config_zfhmin, 1043 &config_zicbom, 1044 &config_zicboz, 1045 &config_zicntr, 1046 &config_zicond, 1047 &config_zicsr, 1048 &config_zifencei, 1049 &config_zihintntl, 1050 &config_zihintpause, 1051 &config_zihpm, 1052 &config_zimop, 1053 &config_zknd, 1054 &config_zkne, 1055 &config_zknh, 1056 &config_zkr, 1057 &config_zksed, 1058 &config_zksh, 1059 &config_zkt, 1060 &config_ztso, 1061 &config_zvbb, 1062 &config_zvbc, 1063 &config_zvfh, 1064 &config_zvfhmin, 1065 &config_zvkb, 1066 &config_zvkg, 1067 &config_zvkned, 1068 &config_zvknha, 1069 &config_zvknhb, 1070 &config_zvksed, 1071 &config_zvksh, 1072 &config_zvkt, 1073 }; 1074 int vcpu_configs_n = ARRAY_SIZE(vcpu_configs); 1075