xref: /linux/scripts/dtc/include-prefixes/dt-bindings/clock/samsung,exynos8895.h (revision 0cf32b1f37180bba9b7d2c54e902eadc44a4f7a7)

/* SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause) */
/*
 * Copyright (C) 2024 Ivaylo Ivanov <ivo.ivanov.ivanov1@gmail.com>
 * Author: Ivaylo Ivanov <ivo.ivanov.ivanov1@gmail.com>
 *
 * Device Tree binding constants for Exynos8895 clock controller.
 */

#ifndef _DT_BINDINGS_CLOCK_EXYNOS8895_H
#define _DT_BINDINGS_CLOCK_EXYNOS8895_H

/* CMU_TOP */
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/* CMU_PERIS */
#define CLK_MOUT_PERIS_BUS_USER				1
#define CLK_MOUT_PERIS_GIC				2
#define CLK_GOUT_PERIS_CMU_PERIS_PCLK			3
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#define CLK_GOUT_PERIS_AD_AXI_P_PERIS_ACLKS		5
#define CLK_GOUT_PERIS_AXI2APB_PERISP0_ACLK		6
#define CLK_GOUT_PERIS_AXI2APB_PERISP1_ACLK		7
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#define CLK_GOUT_PERIS_LHM_AXI_P_PERIS_I_CLK		10
#define CLK_GOUT_PERIS_MCT_PCLK				11
#define CLK_GOUT_PERIS_OTP_CON_BIRA_PCLK		12
#define CLK_GOUT_PERIS_OTP_CON_TOP_PCLK			13
#define CLK_GOUT_PERIS_PMU_PERIS_PCLK			14
#define CLK_GOUT_PERIS_RSTNSYNC_CLK_PERIS_BUSP_CLK	15
#define CLK_GOUT_PERIS_RSTNSYNC_CLK_PERIS_GIC_CLK	16
#define CLK_GOUT_PERIS_SYSREG_PERIS_PCLK		17
#define CLK_GOUT_PERIS_TZPC00_PCLK			18
#define CLK_GOUT_PERIS_TZPC01_PCLK			19
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#define CLK_GOUT_PERIS_TZPC04_PCLK			22
#define CLK_GOUT_PERIS_TZPC05_PCLK			23
#define CLK_GOUT_PERIS_TZPC06_PCLK			24
#define CLK_GOUT_PERIS_TZPC07_PCLK			25
#define CLK_GOUT_PERIS_TZPC08_PCLK			26
#define CLK_GOUT_PERIS_TZPC09_PCLK			27
#define CLK_GOUT_PERIS_TZPC10_PCLK			28
#define CLK_GOUT_PERIS_TZPC11_PCLK			29
#define CLK_GOUT_PERIS_TZPC12_PCLK			30
#define CLK_GOUT_PERIS_TZPC13_PCLK			31
#define CLK_GOUT_PERIS_TZPC14_PCLK			32
#define CLK_GOUT_PERIS_TZPC15_PCLK			33
#define CLK_GOUT_PERIS_WDT_CLUSTER0_PCLK		34
#define CLK_GOUT_PERIS_WDT_CLUSTER1_PCLK		35
#define CLK_GOUT_PERIS_XIU_P_PERIS_ACLK			36

/* CMU_FSYS0 */
#define CLK_MOUT_FSYS0_BUS_USER				1
#define CLK_MOUT_FSYS0_DPGTC_USER			2
#define CLK_MOUT_FSYS0_MMC_EMBD_USER			3
#define CLK_MOUT_FSYS0_UFS_EMBD_USER			4
#define CLK_MOUT_FSYS0_USBDRD30_USER			5
#define CLK_GOUT_FSYS0_FSYS0_CMU_FSYS0_PCLK		6
#define CLK_GOUT_FSYS0_AHBBR_FSYS0_HCLK			7
#define CLK_GOUT_FSYS0_AXI2AHB_FSYS0_ACLK		8
#define CLK_GOUT_FSYS0_AXI2AHB_USB_FSYS0_ACLK		9
#define CLK_GOUT_FSYS0_AXI2APB_FSYS0_ACLK		10
#define CLK_GOUT_FSYS0_BTM_FSYS0_I_ACLK			11
#define CLK_GOUT_FSYS0_BTM_FSYS0_I_PCLK			12
#define CLK_GOUT_FSYS0_DP_LINK_I_GTC_EXT_CLK		13
#define CLK_GOUT_FSYS0_DP_LINK_I_PCLK			14
#define CLK_GOUT_FSYS0_ETR_MIU_I_ACLK			15
#define CLK_GOUT_FSYS0_ETR_MIU_I_PCLK			16
#define CLK_GOUT_FSYS0_GPIO_FSYS0_PCLK			17
#define CLK_GOUT_FSYS0_LHM_AXI_D_USBTV_I_CLK		18
#define CLK_GOUT_FSYS0_LHM_AXI_G_ETR_I_CLK		19
#define CLK_GOUT_FSYS0_LHM_AXI_P_FSYS0_I_CLK		20
#define CLK_GOUT_FSYS0_LHS_ACEL_D_FSYS0_I_CLK		21
#define CLK_GOUT_FSYS0_MMC_EMBD_I_ACLK			22
#define CLK_GOUT_FSYS0_MMC_EMBD_SDCLKIN			23
#define CLK_GOUT_FSYS0_PMU_FSYS0_PCLK			24
#define CLK_GOUT_FSYS0_BCM_FSYS0_ACLK			25
#define CLK_GOUT_FSYS0_BCM_FSYS0_PCLK			26
#define CLK_GOUT_FSYS0_RSTNSYNC_CLK_FSYS0_BUS_CLK	27
#define CLK_GOUT_FSYS0_SYSREG_FSYS0_PCLK		28
#define CLK_GOUT_FSYS0_UFS_EMBD_I_ACLK			29
#define CLK_GOUT_FSYS0_UFS_EMBD_I_CLK_UNIPRO		30
#define CLK_GOUT_FSYS0_UFS_EMBD_I_FMP_CLK		31
#define CLK_GOUT_FSYS0_USBTV_I_USB30DRD_ACLK		32
#define CLK_GOUT_FSYS0_USBTV_I_USB30DRD_REF_CLK		33
#define CLK_GOUT_FSYS0_USBTV_I_USB30DRD_SUSPEND_CLK	34
#define CLK_GOUT_FSYS0_USBTV_I_USBTVH_AHB_CLK		35
#define CLK_GOUT_FSYS0_USBTV_I_USBTVH_CORE_CLK		36
#define CLK_GOUT_FSYS0_USBTV_I_USBTVH_XIU_CLK		37
#define CLK_GOUT_FSYS0_US_D_FSYS0_USB_ACLK		38
#define CLK_GOUT_FSYS0_XIU_D_FSYS0_ACLK			39
#define CLK_GOUT_FSYS0_XIU_D_FSYS0_USB_ACLK		40
#define CLK_GOUT_FSYS0_XIU_P_FSYS0_ACLK			41

/* CMU_FSYS1 */
#define CLK_MOUT_FSYS1_BUS_USER								1
#define CLK_MOUT_FSYS1_MMC_CARD_USER							2
#define CLK_MOUT_FSYS1_PCIE_USER							3
#define CLK_MOUT_FSYS1_UFS_CARD_USER							4
#define CLK_GOUT_FSYS1_PCIE_PHY_REF_CLK_IN						5
#define CLK_GOUT_FSYS1_ADM_AHB_SSS_HCLKM						6
#define CLK_GOUT_FSYS1_AHBBR_FSYS1_HCLK							7
#define CLK_GOUT_FSYS1_AXI2AHB_FSYS1_ACLK						8
#define CLK_GOUT_FSYS1_AXI2APB_FSYS1P0_ACLK						9
#define CLK_GOUT_FSYS1_AXI2APB_FSYS1P1_ACLK						10
#define CLK_GOUT_FSYS1_BTM_FSYS1_I_ACLK							11
#define CLK_GOUT_FSYS1_BTM_FSYS1_I_PCLK							12
#define CLK_GOUT_FSYS1_FSYS1_CMU_FSYS1_PCLK						13
#define CLK_GOUT_FSYS1_GPIO_FSYS1_PCLK							14
#define CLK_GOUT_FSYS1_LHM_AXI_P_FSYS1_I_CLK						15
#define CLK_GOUT_FSYS1_LHS_ACEL_D_FSYS1_I_CLK						16
#define CLK_GOUT_FSYS1_MMC_CARD_I_ACLK							17
#define CLK_GOUT_FSYS1_MMC_CARD_SDCLKIN							18
#define CLK_GOUT_FSYS1_PCIE_DBI_ACLK_0							19
#define CLK_GOUT_FSYS1_PCIE_DBI_ACLK_1							20
#define CLK_GOUT_FSYS1_PCIE_IEEE1500_WRAPPER_FOR_PCIE_PHY_LC_X2_INST_0_I_SCL_APB_PCLK	21
#define CLK_GOUT_FSYS1_PCIE_MSTR_ACLK_0							22
#define CLK_GOUT_FSYS1_PCIE_MSTR_ACLK_1							23
#define CLK_GOUT_FSYS1_PCIE_PCIE_SUB_CTRL_INST_0_I_DRIVER_APB_CLK			24
#define CLK_GOUT_FSYS1_PCIE_PCIE_SUB_CTRL_INST_1_I_DRIVER_APB_CLK			25
#define CLK_GOUT_FSYS1_PCIE_PIPE2_DIGITAL_X2_WRAP_INST_0_I_APB_PCLK_SCL			26
#define CLK_GOUT_FSYS1_PCIE_SLV_ACLK_0							27
#define CLK_GOUT_FSYS1_PCIE_SLV_ACLK_1							28
#define CLK_GOUT_FSYS1_PMU_FSYS1_PCLK							29
#define CLK_GOUT_FSYS1_BCM_FSYS1_ACLK							30
#define CLK_GOUT_FSYS1_BCM_FSYS1_PCLK							31
#define CLK_GOUT_FSYS1_RSTNSYNC_CLK_FSYS1_BUS_CLK					32
#define CLK_GOUT_FSYS1_RTIC_I_ACLK							33
#define CLK_GOUT_FSYS1_RTIC_I_PCLK							34
#define CLK_GOUT_FSYS1_SSS_I_ACLK							35
#define CLK_GOUT_FSYS1_SSS_I_PCLK							36
#define CLK_GOUT_FSYS1_SYSREG_FSYS1_PCLK						37
#define CLK_GOUT_FSYS1_TOE_WIFI0_I_CLK							38
#define CLK_GOUT_FSYS1_TOE_WIFI1_I_CLK							39
#define CLK_GOUT_FSYS1_UFS_CARD_I_ACLK							40
#define CLK_GOUT_FSYS1_UFS_CARD_I_CLK_UNIPRO						41
#define CLK_GOUT_FSYS1_UFS_CARD_I_FMP_CLK						42
#define CLK_GOUT_FSYS1_XIU_D_FSYS1_ACLK							43
#define CLK_GOUT_FSYS1_XIU_P_FSYS1_ACLK							44

/* CMU_PERIC0 */
#define CLK_MOUT_PERIC0_BUS_USER			1
#define CLK_MOUT_PERIC0_UART_DBG_USER			2
#define CLK_MOUT_PERIC0_USI00_USER			3
#define CLK_MOUT_PERIC0_USI01_USER			4
#define CLK_MOUT_PERIC0_USI02_USER			5
#define CLK_MOUT_PERIC0_USI03_USER			6
#define CLK_GOUT_PERIC0_PERIC0_CMU_PERIC0_PCLK		7
#define CLK_GOUT_PERIC0_AXI2APB_PERIC0_ACLK		8
#define CLK_GOUT_PERIC0_GPIO_PERIC0_PCLK		9
#define CLK_GOUT_PERIC0_LHM_AXI_P_PERIC0_I_CLK		10
#define CLK_GOUT_PERIC0_PMU_PERIC0_PCLK			11
#define CLK_GOUT_PERIC0_PWM_I_PCLK_S0			12
#define CLK_GOUT_PERIC0_RSTNSYNC_CLK_PERIC0_BUSP_CLK	13
#define CLK_GOUT_PERIC0_SPEEDY2_TSP_CLK			14
#define CLK_GOUT_PERIC0_SYSREG_PERIC0_PCLK		15
#define CLK_GOUT_PERIC0_UART_DBG_EXT_UCLK		16
#define CLK_GOUT_PERIC0_UART_DBG_PCLK			17
#define CLK_GOUT_PERIC0_USI00_I_PCLK			18
#define CLK_GOUT_PERIC0_USI00_I_SCLK_USI		19
#define CLK_GOUT_PERIC0_USI01_I_PCLK			20
#define CLK_GOUT_PERIC0_USI01_I_SCLK_USI		21
#define CLK_GOUT_PERIC0_USI02_I_PCLK			22
#define CLK_GOUT_PERIC0_USI02_I_SCLK_USI		23
#define CLK_GOUT_PERIC0_USI03_I_PCLK			24
#define CLK_GOUT_PERIC0_USI03_I_SCLK_USI		25

/* CMU_PERIC1 */
#define CLK_MOUT_PERIC1_BUS_USER			1
#define CLK_MOUT_PERIC1_SPEEDY2_USER			2
#define CLK_MOUT_PERIC1_SPI_CAM0_USER			3
#define CLK_MOUT_PERIC1_SPI_CAM1_USER			4
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#define CLK_MOUT_PERIC1_USI10_USER			12
#define CLK_MOUT_PERIC1_USI11_USER			13
#define CLK_MOUT_PERIC1_USI12_USER			14
#define CLK_MOUT_PERIC1_USI13_USER			15
#define CLK_GOUT_PERIC1_PERIC1_CMU_PERIC1_PCLK		16
#define CLK_GOUT_PERIC1_RSTNSYNC_CLK_PERIC1_SPEEDY2_CLK	17
#define CLK_GOUT_PERIC1_AXI2APB_PERIC1P0_ACLK		18
#define CLK_GOUT_PERIC1_AXI2APB_PERIC1P1_ACLK		19
#define CLK_GOUT_PERIC1_AXI2APB_PERIC1P2_ACLK		20
#define CLK_GOUT_PERIC1_GPIO_PERIC1_PCLK		21
#define CLK_GOUT_PERIC1_HSI2C_CAM0_IPCLK		22
#define CLK_GOUT_PERIC1_HSI2C_CAM1_IPCLK		23
#define CLK_GOUT_PERIC1_HSI2C_CAM2_IPCLK		24
#define CLK_GOUT_PERIC1_HSI2C_CAM3_IPCLK		25
#define CLK_GOUT_PERIC1_LHM_AXI_P_PERIC1_I_CLK		26
#define CLK_GOUT_PERIC1_PMU_PERIC1_PCLK			27
#define CLK_GOUT_PERIC1_RSTNSYNC_CLK_PERIC1_BUSP_CLK	28
#define CLK_GOUT_PERIC1_SPEEDY2_DDI1_CLK		29
#define CLK_GOUT_PERIC1_SPEEDY2_DDI1_SCLK		30
#define CLK_GOUT_PERIC1_SPEEDY2_DDI2_CLK		31
#define CLK_GOUT_PERIC1_SPEEDY2_DDI2_SCLK		32
#define CLK_GOUT_PERIC1_SPEEDY2_DDI_CLK			33
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#define CLK_GOUT_PERIC1_SPEEDY2_TSP1_CLK		35
#define CLK_GOUT_PERIC1_SPEEDY2_TSP2_CLK		36
#define CLK_GOUT_PERIC1_SPI_CAM0_PCLK			37
#define CLK_GOUT_PERIC1_SPI_CAM0_SPI_EXT_CLK		38
#define CLK_GOUT_PERIC1_SPI_CAM1_PCLK			39
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#define CLK_GOUT_PERIC1_SYSREG_PERIC1_PCLK		41
#define CLK_GOUT_PERIC1_UART_BT_EXT_UCLK		42
#define CLK_GOUT_PERIC1_UART_BT_PCLK			43
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#define CLK_GOUT_PERIC1_USI11_I_SCLK_USI		59
#define CLK_GOUT_PERIC1_USI12_I_PCLK			60
#define CLK_GOUT_PERIC1_USI12_I_SCLK_USI		61
#define CLK_GOUT_PERIC1_USI13_I_PCLK			62
#define CLK_GOUT_PERIC1_USI13_I_SCLK_USI		63
#define CLK_GOUT_PERIC1_XIU_P_PERIC1_ACLK		64

#endif /* _DT_BINDINGS_CLOCK_EXYNOS8895_H */