1*dd113c4fSKever Yang /* SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause) */ 2*dd113c4fSKever Yang /* 3*dd113c4fSKever Yang * Copyright (c) 2022-2025 Rockchip Electronics Co., Ltd. 4*dd113c4fSKever Yang * Author: Finley Xiao <finley.xiao@rock-chips.com> 5*dd113c4fSKever Yang */ 6*dd113c4fSKever Yang 7*dd113c4fSKever Yang #ifndef _DT_BINDINGS_CLK_ROCKCHIP_RK3562_H 8*dd113c4fSKever Yang #define _DT_BINDINGS_CLK_ROCKCHIP_RK3562_H 9*dd113c4fSKever Yang 10*dd113c4fSKever Yang /* cru-clocks indices */ 11*dd113c4fSKever Yang 12*dd113c4fSKever Yang /* cru plls */ 13*dd113c4fSKever Yang #define PLL_DMPLL0 0 14*dd113c4fSKever Yang #define PLL_APLL 1 15*dd113c4fSKever Yang #define PLL_GPLL 2 16*dd113c4fSKever Yang #define PLL_VPLL 3 17*dd113c4fSKever Yang #define PLL_HPLL 4 18*dd113c4fSKever Yang #define PLL_CPLL 5 19*dd113c4fSKever Yang #define PLL_DPLL 6 20*dd113c4fSKever Yang #define PLL_DMPLL1 7 21*dd113c4fSKever Yang 22*dd113c4fSKever Yang /* cru clocks */ 23*dd113c4fSKever Yang #define ARMCLK 8 24*dd113c4fSKever Yang #define CLK_GPU 9 25*dd113c4fSKever Yang #define ACLK_RKNN 10 26*dd113c4fSKever Yang #define CLK_DDR 11 27*dd113c4fSKever Yang #define CLK_MATRIX_50M_SRC 12 28*dd113c4fSKever Yang #define CLK_MATRIX_100M_SRC 13 29*dd113c4fSKever Yang #define CLK_MATRIX_125M_SRC 14 30*dd113c4fSKever Yang #define CLK_MATRIX_200M_SRC 15 31*dd113c4fSKever Yang #define CLK_MATRIX_300M_SRC 16 32*dd113c4fSKever Yang #define ACLK_TOP 17 33*dd113c4fSKever Yang #define ACLK_TOP_VIO 18 34*dd113c4fSKever Yang #define CLK_CAM0_OUT2IO 19 35*dd113c4fSKever Yang #define CLK_CAM1_OUT2IO 20 36*dd113c4fSKever Yang #define CLK_CAM2_OUT2IO 21 37*dd113c4fSKever Yang #define CLK_CAM3_OUT2IO 22 38*dd113c4fSKever Yang #define ACLK_BUS 23 39*dd113c4fSKever Yang #define HCLK_BUS 24 40*dd113c4fSKever Yang #define PCLK_BUS 25 41*dd113c4fSKever Yang #define PCLK_I2C1 26 42*dd113c4fSKever Yang #define PCLK_I2C2 27 43*dd113c4fSKever Yang #define PCLK_I2C3 28 44*dd113c4fSKever Yang #define PCLK_I2C4 29 45*dd113c4fSKever Yang #define PCLK_I2C5 30 46*dd113c4fSKever Yang #define CLK_I2C 31 47*dd113c4fSKever Yang #define CLK_I2C1 32 48*dd113c4fSKever Yang #define CLK_I2C2 33 49*dd113c4fSKever Yang #define CLK_I2C3 34 50*dd113c4fSKever Yang #define CLK_I2C4 35 51*dd113c4fSKever Yang #define CLK_I2C5 36 52*dd113c4fSKever Yang #define DCLK_BUS_GPIO 37 53*dd113c4fSKever Yang #define DCLK_BUS_GPIO3 38 54*dd113c4fSKever Yang #define DCLK_BUS_GPIO4 39 55*dd113c4fSKever Yang #define PCLK_TIMER 40 56*dd113c4fSKever Yang #define CLK_TIMER0 41 57*dd113c4fSKever Yang #define CLK_TIMER1 42 58*dd113c4fSKever Yang #define CLK_TIMER2 43 59*dd113c4fSKever Yang #define CLK_TIMER3 44 60*dd113c4fSKever Yang #define CLK_TIMER4 45 61*dd113c4fSKever Yang #define CLK_TIMER5 46 62*dd113c4fSKever Yang #define PCLK_STIMER 47 63*dd113c4fSKever Yang #define CLK_STIMER0 48 64*dd113c4fSKever Yang #define CLK_STIMER1 49 65*dd113c4fSKever Yang #define PCLK_WDTNS 50 66*dd113c4fSKever Yang #define CLK_WDTNS 51 67*dd113c4fSKever Yang #define PCLK_GRF 52 68*dd113c4fSKever Yang #define PCLK_SGRF 53 69*dd113c4fSKever Yang #define PCLK_MAILBOX 54 70*dd113c4fSKever Yang #define PCLK_INTC 55 71*dd113c4fSKever Yang #define ACLK_BUS_GIC400 56 72*dd113c4fSKever Yang #define ACLK_BUS_SPINLOCK 57 73*dd113c4fSKever Yang #define ACLK_DCF 58 74*dd113c4fSKever Yang #define PCLK_DCF 59 75*dd113c4fSKever Yang #define FCLK_BUS_CM0_CORE 60 76*dd113c4fSKever Yang #define CLK_BUS_CM0_RTC 61 77*dd113c4fSKever Yang #define HCLK_ICACHE 62 78*dd113c4fSKever Yang #define HCLK_DCACHE 63 79*dd113c4fSKever Yang #define PCLK_TSADC 64 80*dd113c4fSKever Yang #define CLK_TSADC 65 81*dd113c4fSKever Yang #define CLK_TSADC_TSEN 66 82*dd113c4fSKever Yang #define PCLK_DFT2APB 67 83*dd113c4fSKever Yang #define CLK_SARADC_VCCIO156 68 84*dd113c4fSKever Yang #define PCLK_GMAC 69 85*dd113c4fSKever Yang #define ACLK_GMAC 70 86*dd113c4fSKever Yang #define CLK_GMAC_125M_CRU_I 71 87*dd113c4fSKever Yang #define CLK_GMAC_50M_CRU_I 72 88*dd113c4fSKever Yang #define CLK_GMAC_50M_O 73 89*dd113c4fSKever Yang #define CLK_GMAC_ETH_OUT2IO 74 90*dd113c4fSKever Yang #define PCLK_APB2ASB_VCCIO156 75 91*dd113c4fSKever Yang #define PCLK_TO_VCCIO156 76 92*dd113c4fSKever Yang #define PCLK_DSIPHY 77 93*dd113c4fSKever Yang #define PCLK_DSITX 78 94*dd113c4fSKever Yang #define PCLK_CPU_EMA_DET 79 95*dd113c4fSKever Yang #define PCLK_HASH 80 96*dd113c4fSKever Yang #define PCLK_TOPCRU 81 97*dd113c4fSKever Yang #define PCLK_ASB2APB_VCCIO156 82 98*dd113c4fSKever Yang #define PCLK_IOC_VCCIO156 83 99*dd113c4fSKever Yang #define PCLK_GPIO3_VCCIO156 84 100*dd113c4fSKever Yang #define PCLK_GPIO4_VCCIO156 85 101*dd113c4fSKever Yang #define PCLK_SARADC_VCCIO156 86 102*dd113c4fSKever Yang #define PCLK_MAC100 87 103*dd113c4fSKever Yang #define ACLK_MAC100 89 104*dd113c4fSKever Yang #define CLK_MAC100_50M_MATRIX 90 105*dd113c4fSKever Yang #define HCLK_CORE 91 106*dd113c4fSKever Yang #define PCLK_DDR 92 107*dd113c4fSKever Yang #define CLK_MSCH_BRG_BIU 93 108*dd113c4fSKever Yang #define PCLK_DDR_HWLP 94 109*dd113c4fSKever Yang #define PCLK_DDR_UPCTL 95 110*dd113c4fSKever Yang #define PCLK_DDR_PHY 96 111*dd113c4fSKever Yang #define PCLK_DDR_DFICTL 97 112*dd113c4fSKever Yang #define PCLK_DDR_DMA2DDR 98 113*dd113c4fSKever Yang #define PCLK_DDR_MON 99 114*dd113c4fSKever Yang #define TMCLK_DDR_MON 100 115*dd113c4fSKever Yang #define PCLK_DDR_GRF 101 116*dd113c4fSKever Yang #define PCLK_DDR_CRU 102 117*dd113c4fSKever Yang #define PCLK_SUBDDR_CRU 103 118*dd113c4fSKever Yang #define CLK_GPU_PRE 104 119*dd113c4fSKever Yang #define ACLK_GPU_PRE 105 120*dd113c4fSKever Yang #define CLK_GPU_BRG 107 121*dd113c4fSKever Yang #define CLK_NPU_PRE 108 122*dd113c4fSKever Yang #define HCLK_NPU_PRE 109 123*dd113c4fSKever Yang #define HCLK_RKNN 111 124*dd113c4fSKever Yang #define ACLK_PERI 112 125*dd113c4fSKever Yang #define HCLK_PERI 113 126*dd113c4fSKever Yang #define PCLK_PERI 114 127*dd113c4fSKever Yang #define PCLK_PERICRU 115 128*dd113c4fSKever Yang #define HCLK_SAI0 116 129*dd113c4fSKever Yang #define CLK_SAI0_SRC 117 130*dd113c4fSKever Yang #define CLK_SAI0_FRAC 118 131*dd113c4fSKever Yang #define CLK_SAI0 119 132*dd113c4fSKever Yang #define MCLK_SAI0 120 133*dd113c4fSKever Yang #define MCLK_SAI0_OUT2IO 121 134*dd113c4fSKever Yang #define HCLK_SAI1 122 135*dd113c4fSKever Yang #define CLK_SAI1_SRC 123 136*dd113c4fSKever Yang #define CLK_SAI1_FRAC 124 137*dd113c4fSKever Yang #define CLK_SAI1 125 138*dd113c4fSKever Yang #define MCLK_SAI1 126 139*dd113c4fSKever Yang #define MCLK_SAI1_OUT2IO 127 140*dd113c4fSKever Yang #define HCLK_SAI2 128 141*dd113c4fSKever Yang #define CLK_SAI2_SRC 129 142*dd113c4fSKever Yang #define CLK_SAI2_FRAC 130 143*dd113c4fSKever Yang #define CLK_SAI2 131 144*dd113c4fSKever Yang #define MCLK_SAI2 132 145*dd113c4fSKever Yang #define MCLK_SAI2_OUT2IO 133 146*dd113c4fSKever Yang #define HCLK_DSM 134 147*dd113c4fSKever Yang #define CLK_DSM 135 148*dd113c4fSKever Yang #define HCLK_PDM 136 149*dd113c4fSKever Yang #define MCLK_PDM 137 150*dd113c4fSKever Yang #define HCLK_SPDIF 138 151*dd113c4fSKever Yang #define CLK_SPDIF_SRC 139 152*dd113c4fSKever Yang #define CLK_SPDIF_FRAC 140 153*dd113c4fSKever Yang #define CLK_SPDIF 141 154*dd113c4fSKever Yang #define MCLK_SPDIF 142 155*dd113c4fSKever Yang #define HCLK_SDMMC0 143 156*dd113c4fSKever Yang #define CCLK_SDMMC0 144 157*dd113c4fSKever Yang #define HCLK_SDMMC1 145 158*dd113c4fSKever Yang #define CCLK_SDMMC1 146 159*dd113c4fSKever Yang #define SCLK_SDMMC0_DRV 147 160*dd113c4fSKever Yang #define SCLK_SDMMC0_SAMPLE 148 161*dd113c4fSKever Yang #define SCLK_SDMMC1_DRV 149 162*dd113c4fSKever Yang #define SCLK_SDMMC1_SAMPLE 150 163*dd113c4fSKever Yang #define HCLK_EMMC 151 164*dd113c4fSKever Yang #define ACLK_EMMC 152 165*dd113c4fSKever Yang #define CCLK_EMMC 153 166*dd113c4fSKever Yang #define BCLK_EMMC 154 167*dd113c4fSKever Yang #define TMCLK_EMMC 155 168*dd113c4fSKever Yang #define SCLK_SFC 156 169*dd113c4fSKever Yang #define HCLK_SFC 157 170*dd113c4fSKever Yang #define HCLK_USB2HOST 158 171*dd113c4fSKever Yang #define HCLK_USB2HOST_ARB 159 172*dd113c4fSKever Yang #define PCLK_SPI1 160 173*dd113c4fSKever Yang #define CLK_SPI1 161 174*dd113c4fSKever Yang #define SCLK_IN_SPI1 162 175*dd113c4fSKever Yang #define PCLK_SPI2 163 176*dd113c4fSKever Yang #define CLK_SPI2 164 177*dd113c4fSKever Yang #define SCLK_IN_SPI2 165 178*dd113c4fSKever Yang #define PCLK_UART1 166 179*dd113c4fSKever Yang #define PCLK_UART2 167 180*dd113c4fSKever Yang #define PCLK_UART3 168 181*dd113c4fSKever Yang #define PCLK_UART4 169 182*dd113c4fSKever Yang #define PCLK_UART5 170 183*dd113c4fSKever Yang #define PCLK_UART6 171 184*dd113c4fSKever Yang #define PCLK_UART7 172 185*dd113c4fSKever Yang #define PCLK_UART8 173 186*dd113c4fSKever Yang #define PCLK_UART9 174 187*dd113c4fSKever Yang #define CLK_UART1_SRC 175 188*dd113c4fSKever Yang #define CLK_UART1_FRAC 176 189*dd113c4fSKever Yang #define CLK_UART1 177 190*dd113c4fSKever Yang #define SCLK_UART1 178 191*dd113c4fSKever Yang #define CLK_UART2_SRC 179 192*dd113c4fSKever Yang #define CLK_UART2_FRAC 180 193*dd113c4fSKever Yang #define CLK_UART2 181 194*dd113c4fSKever Yang #define SCLK_UART2 182 195*dd113c4fSKever Yang #define CLK_UART3_SRC 183 196*dd113c4fSKever Yang #define CLK_UART3_FRAC 184 197*dd113c4fSKever Yang #define CLK_UART3 185 198*dd113c4fSKever Yang #define SCLK_UART3 186 199*dd113c4fSKever Yang #define CLK_UART4_SRC 187 200*dd113c4fSKever Yang #define CLK_UART4_FRAC 188 201*dd113c4fSKever Yang #define CLK_UART4 189 202*dd113c4fSKever Yang #define SCLK_UART4 190 203*dd113c4fSKever Yang #define CLK_UART5_SRC 191 204*dd113c4fSKever Yang #define CLK_UART5_FRAC 192 205*dd113c4fSKever Yang #define CLK_UART5 193 206*dd113c4fSKever Yang #define SCLK_UART5 194 207*dd113c4fSKever Yang #define CLK_UART6_SRC 195 208*dd113c4fSKever Yang #define CLK_UART6_FRAC 196 209*dd113c4fSKever Yang #define CLK_UART6 197 210*dd113c4fSKever Yang #define SCLK_UART6 198 211*dd113c4fSKever Yang #define CLK_UART7_SRC 199 212*dd113c4fSKever Yang #define CLK_UART7_FRAC 200 213*dd113c4fSKever Yang #define CLK_UART7 201 214*dd113c4fSKever Yang #define SCLK_UART7 202 215*dd113c4fSKever Yang #define CLK_UART8_SRC 203 216*dd113c4fSKever Yang #define CLK_UART8_FRAC 204 217*dd113c4fSKever Yang #define CLK_UART8 205 218*dd113c4fSKever Yang #define SCLK_UART8 206 219*dd113c4fSKever Yang #define CLK_UART9_SRC 207 220*dd113c4fSKever Yang #define CLK_UART9_FRAC 208 221*dd113c4fSKever Yang #define CLK_UART9 209 222*dd113c4fSKever Yang #define SCLK_UART9 210 223*dd113c4fSKever Yang #define PCLK_PWM1_PERI 211 224*dd113c4fSKever Yang #define CLK_PWM1_PERI 212 225*dd113c4fSKever Yang #define CLK_CAPTURE_PWM1_PERI 213 226*dd113c4fSKever Yang #define PCLK_PWM2_PERI 214 227*dd113c4fSKever Yang #define CLK_PWM2_PERI 215 228*dd113c4fSKever Yang #define CLK_CAPTURE_PWM2_PERI 216 229*dd113c4fSKever Yang #define PCLK_PWM3_PERI 217 230*dd113c4fSKever Yang #define CLK_PWM3_PERI 218 231*dd113c4fSKever Yang #define CLK_CAPTURE_PWM3_PERI 219 232*dd113c4fSKever Yang #define PCLK_CAN0 220 233*dd113c4fSKever Yang #define CLK_CAN0 221 234*dd113c4fSKever Yang #define PCLK_CAN1 222 235*dd113c4fSKever Yang #define CLK_CAN1 223 236*dd113c4fSKever Yang #define ACLK_CRYPTO 224 237*dd113c4fSKever Yang #define HCLK_CRYPTO 225 238*dd113c4fSKever Yang #define PCLK_CRYPTO 226 239*dd113c4fSKever Yang #define CLK_CORE_CRYPTO 227 240*dd113c4fSKever Yang #define CLK_PKA_CRYPTO 228 241*dd113c4fSKever Yang #define HCLK_KLAD 229 242*dd113c4fSKever Yang #define PCLK_KEY_READER 230 243*dd113c4fSKever Yang #define HCLK_RK_RNG_NS 231 244*dd113c4fSKever Yang #define HCLK_RK_RNG_S 232 245*dd113c4fSKever Yang #define HCLK_TRNG_NS 233 246*dd113c4fSKever Yang #define HCLK_TRNG_S 234 247*dd113c4fSKever Yang #define HCLK_CRYPTO_S 235 248*dd113c4fSKever Yang #define PCLK_PERI_WDT 236 249*dd113c4fSKever Yang #define TCLK_PERI_WDT 237 250*dd113c4fSKever Yang #define ACLK_SYSMEM 238 251*dd113c4fSKever Yang #define HCLK_BOOTROM 239 252*dd113c4fSKever Yang #define PCLK_PERI_GRF 240 253*dd113c4fSKever Yang #define ACLK_DMAC 241 254*dd113c4fSKever Yang #define ACLK_RKDMAC 242 255*dd113c4fSKever Yang #define PCLK_OTPC_NS 243 256*dd113c4fSKever Yang #define CLK_SBPI_OTPC_NS 244 257*dd113c4fSKever Yang #define CLK_USER_OTPC_NS 245 258*dd113c4fSKever Yang #define PCLK_OTPC_S 246 259*dd113c4fSKever Yang #define CLK_SBPI_OTPC_S 247 260*dd113c4fSKever Yang #define CLK_USER_OTPC_S 248 261*dd113c4fSKever Yang #define CLK_OTPC_ARB 249 262*dd113c4fSKever Yang #define PCLK_OTPPHY 250 263*dd113c4fSKever Yang #define PCLK_USB2PHY 251 264*dd113c4fSKever Yang #define PCLK_PIPEPHY 252 265*dd113c4fSKever Yang #define PCLK_SARADC 253 266*dd113c4fSKever Yang #define CLK_SARADC 254 267*dd113c4fSKever Yang #define PCLK_IOC_VCCIO234 255 268*dd113c4fSKever Yang #define PCLK_PERI_GPIO1 256 269*dd113c4fSKever Yang #define PCLK_PERI_GPIO2 257 270*dd113c4fSKever Yang #define DCLK_PERI_GPIO 258 271*dd113c4fSKever Yang #define DCLK_PERI_GPIO1 259 272*dd113c4fSKever Yang #define DCLK_PERI_GPIO2 260 273*dd113c4fSKever Yang #define ACLK_PHP 261 274*dd113c4fSKever Yang #define PCLK_PHP 262 275*dd113c4fSKever Yang #define ACLK_PCIE20_MST 263 276*dd113c4fSKever Yang #define ACLK_PCIE20_SLV 264 277*dd113c4fSKever Yang #define ACLK_PCIE20_DBI 265 278*dd113c4fSKever Yang #define PCLK_PCIE20 266 279*dd113c4fSKever Yang #define CLK_PCIE20_AUX 267 280*dd113c4fSKever Yang #define ACLK_USB3OTG 268 281*dd113c4fSKever Yang #define CLK_USB3OTG_SUSPEND 269 282*dd113c4fSKever Yang #define CLK_USB3OTG_REF 270 283*dd113c4fSKever Yang #define CLK_PIPEPHY_REF_FUNC 271 284*dd113c4fSKever Yang #define CLK_200M_PMU 272 285*dd113c4fSKever Yang #define CLK_RTC_32K 273 286*dd113c4fSKever Yang #define CLK_RTC32K_FRAC 274 287*dd113c4fSKever Yang #define BUSCLK_PDPMU0 275 288*dd113c4fSKever Yang #define PCLK_PMU0_CRU 276 289*dd113c4fSKever Yang #define PCLK_PMU0_PMU 277 290*dd113c4fSKever Yang #define CLK_PMU0_PMU 278 291*dd113c4fSKever Yang #define PCLK_PMU0_HP_TIMER 279 292*dd113c4fSKever Yang #define CLK_PMU0_HP_TIMER 280 293*dd113c4fSKever Yang #define CLK_PMU0_32K_HP_TIMER 281 294*dd113c4fSKever Yang #define PCLK_PMU0_PVTM 282 295*dd113c4fSKever Yang #define CLK_PMU0_PVTM 283 296*dd113c4fSKever Yang #define PCLK_IOC_PMUIO 284 297*dd113c4fSKever Yang #define PCLK_PMU0_GPIO0 285 298*dd113c4fSKever Yang #define DBCLK_PMU0_GPIO0 286 299*dd113c4fSKever Yang #define PCLK_PMU0_GRF 287 300*dd113c4fSKever Yang #define PCLK_PMU0_SGRF 288 301*dd113c4fSKever Yang #define CLK_DDR_FAIL_SAFE 289 302*dd113c4fSKever Yang #define PCLK_PMU0_SCRKEYGEN 290 303*dd113c4fSKever Yang #define PCLK_PMU1_CRU 291 304*dd113c4fSKever Yang #define HCLK_PMU1_MEM 292 305*dd113c4fSKever Yang #define PCLK_PMU0_I2C0 293 306*dd113c4fSKever Yang #define CLK_PMU0_I2C0 294 307*dd113c4fSKever Yang #define PCLK_PMU1_UART0 295 308*dd113c4fSKever Yang #define CLK_PMU1_UART0_SRC 296 309*dd113c4fSKever Yang #define CLK_PMU1_UART0_FRAC 297 310*dd113c4fSKever Yang #define CLK_PMU1_UART0 298 311*dd113c4fSKever Yang #define SCLK_PMU1_UART0 299 312*dd113c4fSKever Yang #define PCLK_PMU1_SPI0 300 313*dd113c4fSKever Yang #define CLK_PMU1_SPI0 301 314*dd113c4fSKever Yang #define SCLK_IN_PMU1_SPI0 302 315*dd113c4fSKever Yang #define PCLK_PMU1_PWM0 303 316*dd113c4fSKever Yang #define CLK_PMU1_PWM0 304 317*dd113c4fSKever Yang #define CLK_CAPTURE_PMU1_PWM0 305 318*dd113c4fSKever Yang #define CLK_PMU1_WIFI 306 319*dd113c4fSKever Yang #define FCLK_PMU1_CM0_CORE 307 320*dd113c4fSKever Yang #define CLK_PMU1_CM0_RTC 308 321*dd113c4fSKever Yang #define PCLK_PMU1_WDTNS 309 322*dd113c4fSKever Yang #define CLK_PMU1_WDTNS 310 323*dd113c4fSKever Yang #define PCLK_PMU1_MAILBOX 311 324*dd113c4fSKever Yang #define CLK_PIPEPHY_DIV 312 325*dd113c4fSKever Yang #define CLK_PIPEPHY_XIN24M 313 326*dd113c4fSKever Yang #define CLK_PIPEPHY_REF 314 327*dd113c4fSKever Yang #define CLK_24M_SSCSRC 315 328*dd113c4fSKever Yang #define CLK_USB2PHY_XIN24M 316 329*dd113c4fSKever Yang #define CLK_USB2PHY_REF 317 330*dd113c4fSKever Yang #define CLK_MIPIDSIPHY_XIN24M 318 331*dd113c4fSKever Yang #define CLK_MIPIDSIPHY_REF 319 332*dd113c4fSKever Yang #define ACLK_RGA_PRE 320 333*dd113c4fSKever Yang #define HCLK_RGA_PRE 321 334*dd113c4fSKever Yang #define ACLK_RGA 322 335*dd113c4fSKever Yang #define HCLK_RGA 323 336*dd113c4fSKever Yang #define CLK_RGA_CORE 324 337*dd113c4fSKever Yang #define ACLK_JDEC 325 338*dd113c4fSKever Yang #define HCLK_JDEC 326 339*dd113c4fSKever Yang #define ACLK_VDPU_PRE 327 340*dd113c4fSKever Yang #define CLK_RKVDEC_HEVC_CA 328 341*dd113c4fSKever Yang #define HCLK_VDPU_PRE 329 342*dd113c4fSKever Yang #define ACLK_RKVDEC 330 343*dd113c4fSKever Yang #define HCLK_RKVDEC 331 344*dd113c4fSKever Yang #define CLK_RKVENC_CORE 332 345*dd113c4fSKever Yang #define ACLK_VEPU_PRE 333 346*dd113c4fSKever Yang #define HCLK_VEPU_PRE 334 347*dd113c4fSKever Yang #define ACLK_RKVENC 335 348*dd113c4fSKever Yang #define HCLK_RKVENC 336 349*dd113c4fSKever Yang #define ACLK_VI 337 350*dd113c4fSKever Yang #define HCLK_VI 338 351*dd113c4fSKever Yang #define PCLK_VI 339 352*dd113c4fSKever Yang #define ACLK_ISP 340 353*dd113c4fSKever Yang #define HCLK_ISP 341 354*dd113c4fSKever Yang #define CLK_ISP 342 355*dd113c4fSKever Yang #define ACLK_VICAP 343 356*dd113c4fSKever Yang #define HCLK_VICAP 344 357*dd113c4fSKever Yang #define DCLK_VICAP 345 358*dd113c4fSKever Yang #define CSIRX0_CLK_DATA 346 359*dd113c4fSKever Yang #define CSIRX1_CLK_DATA 347 360*dd113c4fSKever Yang #define CSIRX2_CLK_DATA 348 361*dd113c4fSKever Yang #define CSIRX3_CLK_DATA 349 362*dd113c4fSKever Yang #define PCLK_CSIHOST0 350 363*dd113c4fSKever Yang #define PCLK_CSIHOST1 351 364*dd113c4fSKever Yang #define PCLK_CSIHOST2 352 365*dd113c4fSKever Yang #define PCLK_CSIHOST3 353 366*dd113c4fSKever Yang #define PCLK_CSIPHY0 354 367*dd113c4fSKever Yang #define PCLK_CSIPHY1 355 368*dd113c4fSKever Yang #define ACLK_VO_PRE 356 369*dd113c4fSKever Yang #define HCLK_VO_PRE 357 370*dd113c4fSKever Yang #define ACLK_VOP 358 371*dd113c4fSKever Yang #define HCLK_VOP 359 372*dd113c4fSKever Yang #define DCLK_VOP 360 373*dd113c4fSKever Yang #define DCLK_VOP1 361 374*dd113c4fSKever Yang #define ACLK_CRYPTO_S 362 375*dd113c4fSKever Yang #define PCLK_CRYPTO_S 363 376*dd113c4fSKever Yang #define CLK_CORE_CRYPTO_S 364 377*dd113c4fSKever Yang #define CLK_PKA_CRYPTO_S 365 378*dd113c4fSKever Yang 379*dd113c4fSKever Yang #endif 380