1*4d8aa430SAngeloGioacchino Del Regno /* SPDX-License-Identifier: GPL-2.0-only OR BSD-2-Clause */ 2*4d8aa430SAngeloGioacchino Del Regno 3*4d8aa430SAngeloGioacchino Del Regno #ifndef _DT_BINDINGS_MEDIATEK_MT6359_AUXADC_H 4*4d8aa430SAngeloGioacchino Del Regno #define _DT_BINDINGS_MEDIATEK_MT6359_AUXADC_H 5*4d8aa430SAngeloGioacchino Del Regno 6*4d8aa430SAngeloGioacchino Del Regno /* ADC Channel Index */ 7*4d8aa430SAngeloGioacchino Del Regno #define MT6359_AUXADC_BATADC 0 8*4d8aa430SAngeloGioacchino Del Regno #define MT6359_AUXADC_BAT_TEMP 1 9*4d8aa430SAngeloGioacchino Del Regno #define MT6359_AUXADC_CHIP_TEMP 2 10*4d8aa430SAngeloGioacchino Del Regno #define MT6359_AUXADC_ACCDET 3 11*4d8aa430SAngeloGioacchino Del Regno #define MT6359_AUXADC_VDCXO 4 12*4d8aa430SAngeloGioacchino Del Regno #define MT6359_AUXADC_TSX_TEMP 5 13*4d8aa430SAngeloGioacchino Del Regno #define MT6359_AUXADC_HPOFS_CAL 6 14*4d8aa430SAngeloGioacchino Del Regno #define MT6359_AUXADC_DCXO_TEMP 7 15*4d8aa430SAngeloGioacchino Del Regno #define MT6359_AUXADC_VBIF 8 16*4d8aa430SAngeloGioacchino Del Regno #define MT6359_AUXADC_VCORE_TEMP 9 17*4d8aa430SAngeloGioacchino Del Regno #define MT6359_AUXADC_VPROC_TEMP 10 18*4d8aa430SAngeloGioacchino Del Regno #define MT6359_AUXADC_VGPU_TEMP 11 19*4d8aa430SAngeloGioacchino Del Regno #define MT6359_AUXADC_VBAT 12 20*4d8aa430SAngeloGioacchino Del Regno #define MT6359_AUXADC_IBAT 13 21*4d8aa430SAngeloGioacchino Del Regno 22*4d8aa430SAngeloGioacchino Del Regno #endif 23