1*5425fb15SMikko Perttunen /* SPDX-License-Identifier: GPL-2.0 */ 2*5425fb15SMikko Perttunen /* Copyright (c) 2018, NVIDIA CORPORATION. All rights reserved. */ 3*5425fb15SMikko Perttunen 4*5425fb15SMikko Perttunen /* 5*5425fb15SMikko Perttunen * This header provides constants for binding nvidia,tegra194-gpio*. 6*5425fb15SMikko Perttunen * 7*5425fb15SMikko Perttunen * The first cell in Tegra's GPIO specifier is the GPIO ID. The macros below 8*5425fb15SMikko Perttunen * provide names for this. 9*5425fb15SMikko Perttunen * 10*5425fb15SMikko Perttunen * The second cell contains standard flag values specified in gpio.h. 11*5425fb15SMikko Perttunen */ 12*5425fb15SMikko Perttunen 13*5425fb15SMikko Perttunen #ifndef _DT_BINDINGS_GPIO_TEGRA194_GPIO_H 14*5425fb15SMikko Perttunen #define _DT_BINDINGS_GPIO_TEGRA194_GPIO_H 15*5425fb15SMikko Perttunen 16*5425fb15SMikko Perttunen #include <dt-bindings/gpio/gpio.h> 17*5425fb15SMikko Perttunen 18*5425fb15SMikko Perttunen /* GPIOs implemented by main GPIO controller */ 19*5425fb15SMikko Perttunen #define TEGRA194_MAIN_GPIO_PORT_A 0 20*5425fb15SMikko Perttunen #define TEGRA194_MAIN_GPIO_PORT_B 1 21*5425fb15SMikko Perttunen #define TEGRA194_MAIN_GPIO_PORT_C 2 22*5425fb15SMikko Perttunen #define TEGRA194_MAIN_GPIO_PORT_D 3 23*5425fb15SMikko Perttunen #define TEGRA194_MAIN_GPIO_PORT_E 4 24*5425fb15SMikko Perttunen #define TEGRA194_MAIN_GPIO_PORT_F 5 25*5425fb15SMikko Perttunen #define TEGRA194_MAIN_GPIO_PORT_G 6 26*5425fb15SMikko Perttunen #define TEGRA194_MAIN_GPIO_PORT_H 7 27*5425fb15SMikko Perttunen #define TEGRA194_MAIN_GPIO_PORT_I 8 28*5425fb15SMikko Perttunen #define TEGRA194_MAIN_GPIO_PORT_J 9 29*5425fb15SMikko Perttunen #define TEGRA194_MAIN_GPIO_PORT_K 10 30*5425fb15SMikko Perttunen #define TEGRA194_MAIN_GPIO_PORT_L 11 31*5425fb15SMikko Perttunen #define TEGRA194_MAIN_GPIO_PORT_M 12 32*5425fb15SMikko Perttunen #define TEGRA194_MAIN_GPIO_PORT_N 13 33*5425fb15SMikko Perttunen #define TEGRA194_MAIN_GPIO_PORT_O 14 34*5425fb15SMikko Perttunen #define TEGRA194_MAIN_GPIO_PORT_P 15 35*5425fb15SMikko Perttunen #define TEGRA194_MAIN_GPIO_PORT_Q 16 36*5425fb15SMikko Perttunen #define TEGRA194_MAIN_GPIO_PORT_R 17 37*5425fb15SMikko Perttunen #define TEGRA194_MAIN_GPIO_PORT_S 18 38*5425fb15SMikko Perttunen #define TEGRA194_MAIN_GPIO_PORT_T 19 39*5425fb15SMikko Perttunen #define TEGRA194_MAIN_GPIO_PORT_U 20 40*5425fb15SMikko Perttunen #define TEGRA194_MAIN_GPIO_PORT_V 21 41*5425fb15SMikko Perttunen #define TEGRA194_MAIN_GPIO_PORT_W 22 42*5425fb15SMikko Perttunen #define TEGRA194_MAIN_GPIO_PORT_X 23 43*5425fb15SMikko Perttunen #define TEGRA194_MAIN_GPIO_PORT_Y 24 44*5425fb15SMikko Perttunen #define TEGRA194_MAIN_GPIO_PORT_Z 25 45*5425fb15SMikko Perttunen #define TEGRA194_MAIN_GPIO_PORT_FF 26 46*5425fb15SMikko Perttunen #define TEGRA194_MAIN_GPIO_PORT_GG 27 47*5425fb15SMikko Perttunen 48*5425fb15SMikko Perttunen #define TEGRA194_MAIN_GPIO(port, offset) \ 49*5425fb15SMikko Perttunen ((TEGRA194_MAIN_GPIO_PORT_##port * 8) + offset) 50*5425fb15SMikko Perttunen 51*5425fb15SMikko Perttunen /* GPIOs implemented by AON GPIO controller */ 52*5425fb15SMikko Perttunen #define TEGRA194_AON_GPIO_PORT_AA 0 53*5425fb15SMikko Perttunen #define TEGRA194_AON_GPIO_PORT_BB 1 54*5425fb15SMikko Perttunen #define TEGRA194_AON_GPIO_PORT_CC 2 55*5425fb15SMikko Perttunen #define TEGRA194_AON_GPIO_PORT_DD 3 56*5425fb15SMikko Perttunen #define TEGRA194_AON_GPIO_PORT_EE 4 57*5425fb15SMikko Perttunen 58*5425fb15SMikko Perttunen #define TEGRA194_AON_GPIO(port, offset) \ 59*5425fb15SMikko Perttunen ((TEGRA194_AON_GPIO_PORT_##port * 8) + offset) 60*5425fb15SMikko Perttunen 61*5425fb15SMikko Perttunen #endif 62