1 /* SPDX-License-Identifier: GPL-2.0 */ 2 /* 3 * Copyright (c) 2017, The Linux Foundation. All rights reserved. 4 */ 5 6 #ifndef QCOM_PHY_QMP_PCIE_QHP_H_ 7 #define QCOM_PHY_QMP_PCIE_QHP_H_ 8 9 /* PCIE GEN3 COM registers */ 10 #define PCIE_GEN3_QHP_COM_SSC_EN_CENTER 0x14 11 #define PCIE_GEN3_QHP_COM_SSC_PER1 0x20 12 #define PCIE_GEN3_QHP_COM_SSC_PER2 0x24 13 #define PCIE_GEN3_QHP_COM_SSC_STEP_SIZE1 0x28 14 #define PCIE_GEN3_QHP_COM_SSC_STEP_SIZE2 0x2c 15 #define PCIE_GEN3_QHP_COM_SSC_STEP_SIZE1_MODE1 0x34 16 #define PCIE_GEN3_QHP_COM_SSC_STEP_SIZE2_MODE1 0x38 17 #define PCIE_GEN3_QHP_COM_BIAS_EN_CKBUFLR_EN 0x54 18 #define PCIE_GEN3_QHP_COM_CLK_ENABLE1 0x58 19 #define PCIE_GEN3_QHP_COM_LOCK_CMP1_MODE0 0x6c 20 #define PCIE_GEN3_QHP_COM_LOCK_CMP2_MODE0 0x70 21 #define PCIE_GEN3_QHP_COM_LOCK_CMP1_MODE1 0x78 22 #define PCIE_GEN3_QHP_COM_LOCK_CMP2_MODE1 0x7c 23 #define PCIE_GEN3_QHP_COM_BGV_TRIM 0x98 24 #define PCIE_GEN3_QHP_COM_CP_CTRL_MODE0 0xb4 25 #define PCIE_GEN3_QHP_COM_CP_CTRL_MODE1 0xb8 26 #define PCIE_GEN3_QHP_COM_PLL_RCTRL_MODE0 0xc0 27 #define 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109 #define PCIE_GEN3_QHP_L0_RX_MISC_CNTRL0 0x2b8 110 #define PCIE_GEN3_QHP_L0_TS0_TIMER 0x2c0 111 #define PCIE_GEN3_QHP_L0_DLL_HIGHDATARATE 0x2c4 112 #define PCIE_GEN3_QHP_L0_RX_RESETCODE_OFFSET 0x2cc 113 114 /* PCIE GEN3 PCS registers */ 115 #define PCIE_GEN3_QHP_PHY_TXMGN_MAIN_V0_M3P5DB 0x2c 116 #define PCIE_GEN3_QHP_PHY_TXMGN_POST_V0_M3P5DB 0x40 117 #define PCIE_GEN3_QHP_PHY_TXMGN_MAIN_V0_M6DB 0x54 118 #define PCIE_GEN3_QHP_PHY_TXMGN_POST_V0_M6DB 0x68 119 #define PCIE_GEN3_QHP_PHY_POWER_STATE_CONFIG 0x15c 120 #define PCIE_GEN3_QHP_PHY_POWER_STATE_CONFIG5 0x16c 121 #define PCIE_GEN3_QHP_PHY_PCS_TX_RX_CONFIG 0x174 122 123 #endif 124