1 /* SPDX-License-Identifier: GPL-2.0 */ 2 /* 3 * Synopsys DesignWare PCIe host controller driver 4 * 5 * Copyright (C) 2013 Samsung Electronics Co., Ltd. 6 * https://www.samsung.com 7 * 8 * Author: Jingoo Han <jg1.han@samsung.com> 9 */ 10 11 #ifndef _PCIE_DESIGNWARE_H 12 #define _PCIE_DESIGNWARE_H 13 14 #include <linux/bitfield.h> 15 #include <linux/bitops.h> 16 #include <linux/clk.h> 17 #include <linux/dma-mapping.h> 18 #include <linux/dma/edma.h> 19 #include <linux/gpio/consumer.h> 20 #include <linux/irq.h> 21 #include <linux/msi.h> 22 #include <linux/pci.h> 23 #include <linux/reset.h> 24 25 #include <linux/pci-epc.h> 26 #include <linux/pci-epf.h> 27 28 /* DWC PCIe IP-core versions (native support since v4.70a) */ 29 #define DW_PCIE_VER_365A 0x3336352a 30 #define DW_PCIE_VER_460A 0x3436302a 31 #define DW_PCIE_VER_470A 0x3437302a 32 #define DW_PCIE_VER_480A 0x3438302a 33 #define DW_PCIE_VER_490A 0x3439302a 34 #define DW_PCIE_VER_520A 0x3532302a 35 #define DW_PCIE_VER_540A 0x3534302a 36 37 #define __dw_pcie_ver_cmp(_pci, _ver, _op) \ 38 ((_pci)->version _op DW_PCIE_VER_ ## _ver) 39 40 #define dw_pcie_ver_is(_pci, _ver) __dw_pcie_ver_cmp(_pci, _ver, ==) 41 42 #define dw_pcie_ver_is_ge(_pci, _ver) __dw_pcie_ver_cmp(_pci, _ver, >=) 43 44 #define dw_pcie_ver_type_is(_pci, _ver, _type) \ 45 (__dw_pcie_ver_cmp(_pci, _ver, ==) && \ 46 __dw_pcie_ver_cmp(_pci, TYPE_ ## _type, ==)) 47 48 #define dw_pcie_ver_type_is_ge(_pci, _ver, _type) \ 49 (__dw_pcie_ver_cmp(_pci, _ver, ==) && \ 50 __dw_pcie_ver_cmp(_pci, TYPE_ ## _type, >=)) 51 52 /* DWC PCIe controller capabilities */ 53 #define DW_PCIE_CAP_REQ_RES 0 54 #define DW_PCIE_CAP_IATU_UNROLL 1 55 #define DW_PCIE_CAP_CDM_CHECK 2 56 57 #define dw_pcie_cap_is(_pci, _cap) \ 58 test_bit(DW_PCIE_CAP_ ## _cap, &(_pci)->caps) 59 60 #define dw_pcie_cap_set(_pci, _cap) \ 61 set_bit(DW_PCIE_CAP_ ## _cap, &(_pci)->caps) 62 63 /* Parameters for the waiting for link up routine */ 64 #define LINK_WAIT_MAX_RETRIES 10 65 #define LINK_WAIT_SLEEP_MS 90 66 67 /* Parameters for the waiting for iATU enabled routine */ 68 #define LINK_WAIT_MAX_IATU_RETRIES 5 69 #define LINK_WAIT_IATU 9 70 71 /* Synopsys-specific PCIe configuration registers */ 72 #define PCIE_PORT_FORCE 0x708 73 #define PORT_FORCE_DO_DESKEW_FOR_SRIS BIT(23) 74 75 #define PCIE_PORT_AFR 0x70C 76 #define PORT_AFR_N_FTS_MASK GENMASK(15, 8) 77 #define PORT_AFR_N_FTS(n) FIELD_PREP(PORT_AFR_N_FTS_MASK, n) 78 #define PORT_AFR_CC_N_FTS_MASK GENMASK(23, 16) 79 #define PORT_AFR_CC_N_FTS(n) FIELD_PREP(PORT_AFR_CC_N_FTS_MASK, n) 80 #define PORT_AFR_ENTER_ASPM BIT(30) 81 #define PORT_AFR_L0S_ENTRANCE_LAT_SHIFT 24 82 #define PORT_AFR_L0S_ENTRANCE_LAT_MASK GENMASK(26, 24) 83 #define PORT_AFR_L1_ENTRANCE_LAT_SHIFT 27 84 #define PORT_AFR_L1_ENTRANCE_LAT_MASK GENMASK(29, 27) 85 86 #define PCIE_PORT_LINK_CONTROL 0x710 87 #define PORT_LINK_DLL_LINK_EN BIT(5) 88 #define PORT_LINK_FAST_LINK_MODE BIT(7) 89 #define PORT_LINK_MODE_MASK GENMASK(21, 16) 90 #define PORT_LINK_MODE(n) FIELD_PREP(PORT_LINK_MODE_MASK, n) 91 #define PORT_LINK_MODE_1_LANES PORT_LINK_MODE(0x1) 92 #define PORT_LINK_MODE_2_LANES PORT_LINK_MODE(0x3) 93 #define PORT_LINK_MODE_4_LANES PORT_LINK_MODE(0x7) 94 #define PORT_LINK_MODE_8_LANES PORT_LINK_MODE(0xf) 95 96 #define PCIE_PORT_LANE_SKEW 0x714 97 #define PORT_LANE_SKEW_INSERT_MASK GENMASK(23, 0) 98 99 #define PCIE_PORT_DEBUG0 0x728 100 #define PORT_LOGIC_LTSSM_STATE_MASK 0x1f 101 #define PORT_LOGIC_LTSSM_STATE_L0 0x11 102 #define PCIE_PORT_DEBUG1 0x72C 103 #define PCIE_PORT_DEBUG1_LINK_UP BIT(4) 104 #define PCIE_PORT_DEBUG1_LINK_IN_TRAINING BIT(29) 105 106 #define PCIE_LINK_WIDTH_SPEED_CONTROL 0x80C 107 #define PORT_LOGIC_N_FTS_MASK GENMASK(7, 0) 108 #define PORT_LOGIC_SPEED_CHANGE BIT(17) 109 #define PORT_LOGIC_LINK_WIDTH_MASK GENMASK(12, 8) 110 #define PORT_LOGIC_LINK_WIDTH(n) FIELD_PREP(PORT_LOGIC_LINK_WIDTH_MASK, n) 111 #define PORT_LOGIC_LINK_WIDTH_1_LANES PORT_LOGIC_LINK_WIDTH(0x1) 112 #define PORT_LOGIC_LINK_WIDTH_2_LANES PORT_LOGIC_LINK_WIDTH(0x2) 113 #define PORT_LOGIC_LINK_WIDTH_4_LANES PORT_LOGIC_LINK_WIDTH(0x4) 114 #define PORT_LOGIC_LINK_WIDTH_8_LANES PORT_LOGIC_LINK_WIDTH(0x8) 115 116 #define PCIE_MSI_ADDR_LO 0x820 117 #define PCIE_MSI_ADDR_HI 0x824 118 #define PCIE_MSI_INTR0_ENABLE 0x828 119 #define PCIE_MSI_INTR0_MASK 0x82C 120 #define PCIE_MSI_INTR0_STATUS 0x830 121 122 #define GEN3_RELATED_OFF 0x890 123 #define GEN3_RELATED_OFF_GEN3_ZRXDC_NONCOMPL BIT(0) 124 #define GEN3_RELATED_OFF_RXEQ_RGRDLESS_RXTS BIT(13) 125 #define GEN3_RELATED_OFF_GEN3_EQ_DISABLE BIT(16) 126 #define GEN3_RELATED_OFF_RATE_SHADOW_SEL_SHIFT 24 127 #define GEN3_RELATED_OFF_RATE_SHADOW_SEL_MASK GENMASK(25, 24) 128 #define GEN3_RELATED_OFF_RATE_SHADOW_SEL_16_0GT 0x1 129 130 #define GEN3_EQ_CONTROL_OFF 0x8A8 131 #define GEN3_EQ_CONTROL_OFF_FB_MODE GENMASK(3, 0) 132 #define GEN3_EQ_CONTROL_OFF_PHASE23_EXIT_MODE BIT(4) 133 #define GEN3_EQ_CONTROL_OFF_PSET_REQ_VEC GENMASK(23, 8) 134 #define GEN3_EQ_CONTROL_OFF_FOM_INC_INITIAL_EVAL BIT(24) 135 136 #define GEN3_EQ_FB_MODE_DIR_CHANGE_OFF 0x8AC 137 #define GEN3_EQ_FMDC_T_MIN_PHASE23 GENMASK(4, 0) 138 #define GEN3_EQ_FMDC_N_EVALS GENMASK(9, 5) 139 #define GEN3_EQ_FMDC_MAX_PRE_CUSROR_DELTA GENMASK(13, 10) 140 #define GEN3_EQ_FMDC_MAX_POST_CUSROR_DELTA GENMASK(17, 14) 141 142 #define PCIE_PORT_MULTI_LANE_CTRL 0x8C0 143 #define PORT_MLTI_UPCFG_SUPPORT BIT(7) 144 145 #define PCIE_VERSION_NUMBER 0x8F8 146 #define PCIE_VERSION_TYPE 0x8FC 147 148 /* 149 * iATU inbound and outbound windows CSRs. Before the IP-core v4.80a each 150 * iATU region CSRs had been indirectly accessible by means of the dedicated 151 * viewport selector. The iATU/eDMA CSRs space was re-designed in DWC PCIe 152 * v4.80a in a way so the viewport was unrolled into the directly accessible 153 * iATU/eDMA CSRs space. 154 */ 155 #define PCIE_ATU_VIEWPORT 0x900 156 #define PCIE_ATU_REGION_DIR_IB BIT(31) 157 #define PCIE_ATU_REGION_DIR_OB 0 158 #define PCIE_ATU_VIEWPORT_BASE 0x904 159 #define PCIE_ATU_UNROLL_BASE(dir, index) \ 160 (((index) << 9) | ((dir == PCIE_ATU_REGION_DIR_IB) ? BIT(8) : 0)) 161 #define PCIE_ATU_VIEWPORT_SIZE 0x2C 162 #define PCIE_ATU_REGION_CTRL1 0x000 163 #define PCIE_ATU_INCREASE_REGION_SIZE BIT(13) 164 #define PCIE_ATU_TYPE_MEM 0x0 165 #define PCIE_ATU_TYPE_IO 0x2 166 #define PCIE_ATU_TYPE_CFG0 0x4 167 #define PCIE_ATU_TYPE_CFG1 0x5 168 #define PCIE_ATU_TYPE_MSG 0x10 169 #define PCIE_ATU_TD BIT(8) 170 #define PCIE_ATU_FUNC_NUM(pf) ((pf) << 20) 171 #define PCIE_ATU_REGION_CTRL2 0x004 172 #define PCIE_ATU_ENABLE BIT(31) 173 #define PCIE_ATU_BAR_MODE_ENABLE BIT(30) 174 #define PCIE_ATU_INHIBIT_PAYLOAD BIT(22) 175 #define PCIE_ATU_FUNC_NUM_MATCH_EN BIT(19) 176 #define PCIE_ATU_LOWER_BASE 0x008 177 #define PCIE_ATU_UPPER_BASE 0x00C 178 #define PCIE_ATU_LIMIT 0x010 179 #define PCIE_ATU_LOWER_TARGET 0x014 180 #define PCIE_ATU_BUS(x) FIELD_PREP(GENMASK(31, 24), x) 181 #define PCIE_ATU_DEV(x) FIELD_PREP(GENMASK(23, 19), x) 182 #define PCIE_ATU_FUNC(x) FIELD_PREP(GENMASK(18, 16), x) 183 #define PCIE_ATU_UPPER_TARGET 0x018 184 #define PCIE_ATU_UPPER_LIMIT 0x020 185 186 #define PCIE_MISC_CONTROL_1_OFF 0x8BC 187 #define PCIE_DBI_RO_WR_EN BIT(0) 188 189 #define PCIE_MSIX_DOORBELL 0x948 190 #define PCIE_MSIX_DOORBELL_PF_SHIFT 24 191 192 /* 193 * eDMA CSRs. DW PCIe IP-core v4.70a and older had the eDMA registers accessible 194 * over the Port Logic registers space. Afterwards the unrolled mapping was 195 * introduced so eDMA and iATU could be accessed via a dedicated registers 196 * space. 197 */ 198 #define PCIE_DMA_VIEWPORT_BASE 0x970 199 #define PCIE_DMA_UNROLL_BASE 0x80000 200 #define PCIE_DMA_CTRL 0x008 201 #define PCIE_DMA_NUM_WR_CHAN GENMASK(3, 0) 202 #define PCIE_DMA_NUM_RD_CHAN GENMASK(19, 16) 203 204 #define PCIE_PL_CHK_REG_CONTROL_STATUS 0xB20 205 #define PCIE_PL_CHK_REG_CHK_REG_START BIT(0) 206 #define PCIE_PL_CHK_REG_CHK_REG_CONTINUOUS BIT(1) 207 #define PCIE_PL_CHK_REG_CHK_REG_COMPARISON_ERROR BIT(16) 208 #define PCIE_PL_CHK_REG_CHK_REG_LOGIC_ERROR BIT(17) 209 #define PCIE_PL_CHK_REG_CHK_REG_COMPLETE BIT(18) 210 211 #define PCIE_PL_CHK_REG_ERR_ADDR 0xB28 212 213 /* 214 * 16.0 GT/s (Gen 4) lane margining register definitions 215 */ 216 #define GEN4_LANE_MARGINING_1_OFF 0xB80 217 #define MARGINING_MAX_VOLTAGE_OFFSET GENMASK(29, 24) 218 #define MARGINING_NUM_VOLTAGE_STEPS GENMASK(22, 16) 219 #define MARGINING_MAX_TIMING_OFFSET GENMASK(13, 8) 220 #define MARGINING_NUM_TIMING_STEPS GENMASK(5, 0) 221 222 #define GEN4_LANE_MARGINING_2_OFF 0xB84 223 #define MARGINING_IND_ERROR_SAMPLER BIT(28) 224 #define MARGINING_SAMPLE_REPORTING_METHOD BIT(27) 225 #define MARGINING_IND_LEFT_RIGHT_TIMING BIT(26) 226 #define MARGINING_IND_UP_DOWN_VOLTAGE BIT(25) 227 #define MARGINING_VOLTAGE_SUPPORTED BIT(24) 228 #define MARGINING_MAXLANES GENMASK(20, 16) 229 #define MARGINING_SAMPLE_RATE_TIMING GENMASK(13, 8) 230 #define MARGINING_SAMPLE_RATE_VOLTAGE GENMASK(5, 0) 231 /* 232 * iATU Unroll-specific register definitions 233 * From 4.80 core version the address translation will be made by unroll 234 */ 235 #define PCIE_ATU_UNR_REGION_CTRL1 0x00 236 #define PCIE_ATU_UNR_REGION_CTRL2 0x04 237 #define PCIE_ATU_UNR_LOWER_BASE 0x08 238 #define PCIE_ATU_UNR_UPPER_BASE 0x0C 239 #define PCIE_ATU_UNR_LOWER_LIMIT 0x10 240 #define PCIE_ATU_UNR_LOWER_TARGET 0x14 241 #define PCIE_ATU_UNR_UPPER_TARGET 0x18 242 #define PCIE_ATU_UNR_UPPER_LIMIT 0x20 243 244 /* 245 * RAS-DES register definitions 246 */ 247 #define PCIE_RAS_DES_EVENT_COUNTER_CONTROL 0x8 248 #define EVENT_COUNTER_ALL_CLEAR 0x3 249 #define EVENT_COUNTER_ENABLE_ALL 0x7 250 #define EVENT_COUNTER_ENABLE_SHIFT 2 251 #define EVENT_COUNTER_EVENT_SEL_MASK GENMASK(7, 0) 252 #define EVENT_COUNTER_EVENT_SEL_SHIFT 16 253 #define EVENT_COUNTER_EVENT_Tx_L0S 0x2 254 #define EVENT_COUNTER_EVENT_Rx_L0S 0x3 255 #define EVENT_COUNTER_EVENT_L1 0x5 256 #define EVENT_COUNTER_EVENT_L1_1 0x7 257 #define EVENT_COUNTER_EVENT_L1_2 0x8 258 #define EVENT_COUNTER_GROUP_SEL_SHIFT 24 259 #define EVENT_COUNTER_GROUP_5 0x5 260 261 #define PCIE_RAS_DES_EVENT_COUNTER_DATA 0xc 262 263 /* 264 * The default address offset between dbi_base and atu_base. Root controller 265 * drivers are not required to initialize atu_base if the offset matches this 266 * default; the driver core automatically derives atu_base from dbi_base using 267 * this offset, if atu_base not set. 268 */ 269 #define DEFAULT_DBI_ATU_OFFSET (0x3 << 20) 270 #define DEFAULT_DBI_DMA_OFFSET PCIE_DMA_UNROLL_BASE 271 272 #define MAX_MSI_IRQS 256 273 #define MAX_MSI_IRQS_PER_CTRL 32 274 #define MAX_MSI_CTRLS (MAX_MSI_IRQS / MAX_MSI_IRQS_PER_CTRL) 275 #define MSI_REG_CTRL_BLOCK_SIZE 12 276 #define MSI_DEF_NUM_VECTORS 32 277 278 /* Maximum number of inbound/outbound iATUs */ 279 #define MAX_IATU_IN 256 280 #define MAX_IATU_OUT 256 281 282 /* Default eDMA LLP memory size */ 283 #define DMA_LLP_MEM_SIZE PAGE_SIZE 284 285 struct dw_pcie; 286 struct dw_pcie_rp; 287 struct dw_pcie_ep; 288 289 enum dw_pcie_device_mode { 290 DW_PCIE_UNKNOWN_TYPE, 291 DW_PCIE_EP_TYPE, 292 DW_PCIE_LEG_EP_TYPE, 293 DW_PCIE_RC_TYPE, 294 }; 295 296 enum dw_pcie_app_clk { 297 DW_PCIE_DBI_CLK, 298 DW_PCIE_MSTR_CLK, 299 DW_PCIE_SLV_CLK, 300 DW_PCIE_NUM_APP_CLKS 301 }; 302 303 enum dw_pcie_core_clk { 304 DW_PCIE_PIPE_CLK, 305 DW_PCIE_CORE_CLK, 306 DW_PCIE_AUX_CLK, 307 DW_PCIE_REF_CLK, 308 DW_PCIE_NUM_CORE_CLKS 309 }; 310 311 enum dw_pcie_app_rst { 312 DW_PCIE_DBI_RST, 313 DW_PCIE_MSTR_RST, 314 DW_PCIE_SLV_RST, 315 DW_PCIE_NUM_APP_RSTS 316 }; 317 318 enum dw_pcie_core_rst { 319 DW_PCIE_NON_STICKY_RST, 320 DW_PCIE_STICKY_RST, 321 DW_PCIE_CORE_RST, 322 DW_PCIE_PIPE_RST, 323 DW_PCIE_PHY_RST, 324 DW_PCIE_HOT_RST, 325 DW_PCIE_PWR_RST, 326 DW_PCIE_NUM_CORE_RSTS 327 }; 328 329 enum dw_pcie_ltssm { 330 /* Need to align with PCIE_PORT_DEBUG0 bits 0:5 */ 331 DW_PCIE_LTSSM_DETECT_QUIET = 0x0, 332 DW_PCIE_LTSSM_DETECT_ACT = 0x1, 333 DW_PCIE_LTSSM_POLL_ACTIVE = 0x2, 334 DW_PCIE_LTSSM_POLL_COMPLIANCE = 0x3, 335 DW_PCIE_LTSSM_POLL_CONFIG = 0x4, 336 DW_PCIE_LTSSM_PRE_DETECT_QUIET = 0x5, 337 DW_PCIE_LTSSM_DETECT_WAIT = 0x6, 338 DW_PCIE_LTSSM_CFG_LINKWD_START = 0x7, 339 DW_PCIE_LTSSM_CFG_LINKWD_ACEPT = 0x8, 340 DW_PCIE_LTSSM_CFG_LANENUM_WAI = 0x9, 341 DW_PCIE_LTSSM_CFG_LANENUM_ACEPT = 0xa, 342 DW_PCIE_LTSSM_CFG_COMPLETE = 0xb, 343 DW_PCIE_LTSSM_CFG_IDLE = 0xc, 344 DW_PCIE_LTSSM_RCVRY_LOCK = 0xd, 345 DW_PCIE_LTSSM_RCVRY_SPEED = 0xe, 346 DW_PCIE_LTSSM_RCVRY_RCVRCFG = 0xf, 347 DW_PCIE_LTSSM_RCVRY_IDLE = 0x10, 348 DW_PCIE_LTSSM_L0 = 0x11, 349 DW_PCIE_LTSSM_L0S = 0x12, 350 DW_PCIE_LTSSM_L123_SEND_EIDLE = 0x13, 351 DW_PCIE_LTSSM_L1_IDLE = 0x14, 352 DW_PCIE_LTSSM_L2_IDLE = 0x15, 353 DW_PCIE_LTSSM_L2_WAKE = 0x16, 354 DW_PCIE_LTSSM_DISABLED_ENTRY = 0x17, 355 DW_PCIE_LTSSM_DISABLED_IDLE = 0x18, 356 DW_PCIE_LTSSM_DISABLED = 0x19, 357 DW_PCIE_LTSSM_LPBK_ENTRY = 0x1a, 358 DW_PCIE_LTSSM_LPBK_ACTIVE = 0x1b, 359 DW_PCIE_LTSSM_LPBK_EXIT = 0x1c, 360 DW_PCIE_LTSSM_LPBK_EXIT_TIMEOUT = 0x1d, 361 DW_PCIE_LTSSM_HOT_RESET_ENTRY = 0x1e, 362 DW_PCIE_LTSSM_HOT_RESET = 0x1f, 363 DW_PCIE_LTSSM_RCVRY_EQ0 = 0x20, 364 DW_PCIE_LTSSM_RCVRY_EQ1 = 0x21, 365 DW_PCIE_LTSSM_RCVRY_EQ2 = 0x22, 366 DW_PCIE_LTSSM_RCVRY_EQ3 = 0x23, 367 368 DW_PCIE_LTSSM_UNKNOWN = 0xFFFFFFFF, 369 }; 370 371 struct dw_pcie_ob_atu_cfg { 372 int index; 373 int type; 374 u8 func_no; 375 u8 code; 376 u8 routing; 377 u64 parent_bus_addr; 378 u64 pci_addr; 379 u64 size; 380 }; 381 382 struct dw_pcie_host_ops { 383 int (*init)(struct dw_pcie_rp *pp); 384 void (*deinit)(struct dw_pcie_rp *pp); 385 void (*post_init)(struct dw_pcie_rp *pp); 386 int (*msi_init)(struct dw_pcie_rp *pp); 387 void (*pme_turn_off)(struct dw_pcie_rp *pp); 388 }; 389 390 struct dw_pcie_rp { 391 bool has_msi_ctrl:1; 392 bool cfg0_io_shared:1; 393 u64 cfg0_base; 394 void __iomem *va_cfg0_base; 395 u32 cfg0_size; 396 resource_size_t io_base; 397 phys_addr_t io_bus_addr; 398 u32 io_size; 399 int irq; 400 const struct dw_pcie_host_ops *ops; 401 int msi_irq[MAX_MSI_CTRLS]; 402 struct irq_domain *irq_domain; 403 struct irq_domain *msi_domain; 404 dma_addr_t msi_data; 405 struct irq_chip *msi_irq_chip; 406 u32 num_vectors; 407 u32 irq_mask[MAX_MSI_CTRLS]; 408 struct pci_host_bridge *bridge; 409 raw_spinlock_t lock; 410 DECLARE_BITMAP(msi_irq_in_use, MAX_MSI_IRQS); 411 bool use_atu_msg; 412 int msg_atu_index; 413 struct resource *msg_res; 414 bool use_linkup_irq; 415 }; 416 417 struct dw_pcie_ep_ops { 418 void (*pre_init)(struct dw_pcie_ep *ep); 419 void (*init)(struct dw_pcie_ep *ep); 420 int (*raise_irq)(struct dw_pcie_ep *ep, u8 func_no, 421 unsigned int type, u16 interrupt_num); 422 const struct pci_epc_features* (*get_features)(struct dw_pcie_ep *ep); 423 /* 424 * Provide a method to implement the different func config space 425 * access for different platform, if different func have different 426 * offset, return the offset of func. if use write a register way 427 * return a 0, and implement code in callback function of platform 428 * driver. 429 */ 430 unsigned int (*get_dbi_offset)(struct dw_pcie_ep *ep, u8 func_no); 431 unsigned int (*get_dbi2_offset)(struct dw_pcie_ep *ep, u8 func_no); 432 }; 433 434 struct dw_pcie_ep_func { 435 struct list_head list; 436 u8 func_no; 437 u8 msi_cap; /* MSI capability offset */ 438 u8 msix_cap; /* MSI-X capability offset */ 439 }; 440 441 struct dw_pcie_ep { 442 struct pci_epc *epc; 443 struct list_head func_list; 444 const struct dw_pcie_ep_ops *ops; 445 phys_addr_t phys_base; 446 size_t addr_size; 447 size_t page_size; 448 u8 bar_to_atu[PCI_STD_NUM_BARS]; 449 phys_addr_t *outbound_addr; 450 unsigned long *ib_window_map; 451 unsigned long *ob_window_map; 452 void __iomem *msi_mem; 453 phys_addr_t msi_mem_phys; 454 struct pci_epf_bar *epf_bar[PCI_STD_NUM_BARS]; 455 }; 456 457 struct dw_pcie_ops { 458 u64 (*cpu_addr_fixup)(struct dw_pcie *pcie, u64 cpu_addr); 459 u32 (*read_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg, 460 size_t size); 461 void (*write_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg, 462 size_t size, u32 val); 463 void (*write_dbi2)(struct dw_pcie *pcie, void __iomem *base, u32 reg, 464 size_t size, u32 val); 465 int (*link_up)(struct dw_pcie *pcie); 466 enum dw_pcie_ltssm (*get_ltssm)(struct dw_pcie *pcie); 467 int (*start_link)(struct dw_pcie *pcie); 468 void (*stop_link)(struct dw_pcie *pcie); 469 }; 470 471 struct debugfs_info { 472 struct dentry *debug_dir; 473 void *rasdes_info; 474 }; 475 476 struct dw_pcie { 477 struct device *dev; 478 void __iomem *dbi_base; 479 resource_size_t dbi_phys_addr; 480 void __iomem *dbi_base2; 481 void __iomem *atu_base; 482 resource_size_t atu_phys_addr; 483 size_t atu_size; 484 resource_size_t parent_bus_offset; 485 u32 num_ib_windows; 486 u32 num_ob_windows; 487 u32 region_align; 488 u64 region_limit; 489 struct dw_pcie_rp pp; 490 struct dw_pcie_ep ep; 491 const struct dw_pcie_ops *ops; 492 u32 version; 493 u32 type; 494 unsigned long caps; 495 int num_lanes; 496 int max_link_speed; 497 u8 n_fts[2]; 498 struct dw_edma_chip edma; 499 struct clk_bulk_data app_clks[DW_PCIE_NUM_APP_CLKS]; 500 struct clk_bulk_data core_clks[DW_PCIE_NUM_CORE_CLKS]; 501 struct reset_control_bulk_data app_rsts[DW_PCIE_NUM_APP_RSTS]; 502 struct reset_control_bulk_data core_rsts[DW_PCIE_NUM_CORE_RSTS]; 503 struct gpio_desc *pe_rst; 504 bool suspended; 505 struct debugfs_info *debugfs; 506 507 /* 508 * If iATU input addresses are offset from CPU physical addresses, 509 * we previously required .cpu_addr_fixup() to convert them. We 510 * now rely on the devicetree instead. If .cpu_addr_fixup() 511 * exists, we compare its results with devicetree. 512 * 513 * If .cpu_addr_fixup() does not exist, we assume the offset is 514 * zero and warn if devicetree claims otherwise. If we know all 515 * devicetrees correctly describe the offset, set 516 * use_parent_dt_ranges to true to avoid this warning. 517 */ 518 bool use_parent_dt_ranges; 519 }; 520 521 #define to_dw_pcie_from_pp(port) container_of((port), struct dw_pcie, pp) 522 523 #define to_dw_pcie_from_ep(endpoint) \ 524 container_of((endpoint), struct dw_pcie, ep) 525 526 int dw_pcie_get_resources(struct dw_pcie *pci); 527 528 void dw_pcie_version_detect(struct dw_pcie *pci); 529 530 u8 dw_pcie_find_capability(struct dw_pcie *pci, u8 cap); 531 u16 dw_pcie_find_ext_capability(struct dw_pcie *pci, u8 cap); 532 u16 dw_pcie_find_rasdes_capability(struct dw_pcie *pci); 533 534 int dw_pcie_read(void __iomem *addr, int size, u32 *val); 535 int dw_pcie_write(void __iomem *addr, int size, u32 val); 536 537 u32 dw_pcie_read_dbi(struct dw_pcie *pci, u32 reg, size_t size); 538 void dw_pcie_write_dbi(struct dw_pcie *pci, u32 reg, size_t size, u32 val); 539 void dw_pcie_write_dbi2(struct dw_pcie *pci, u32 reg, size_t size, u32 val); 540 int dw_pcie_link_up(struct dw_pcie *pci); 541 void dw_pcie_upconfig_setup(struct dw_pcie *pci); 542 int dw_pcie_wait_for_link(struct dw_pcie *pci); 543 int dw_pcie_prog_outbound_atu(struct dw_pcie *pci, 544 const struct dw_pcie_ob_atu_cfg *atu); 545 int dw_pcie_prog_inbound_atu(struct dw_pcie *pci, int index, int type, 546 u64 parent_bus_addr, u64 pci_addr, u64 size); 547 int dw_pcie_prog_ep_inbound_atu(struct dw_pcie *pci, u8 func_no, int index, 548 int type, u64 parent_bus_addr, 549 u8 bar, size_t size); 550 void dw_pcie_disable_atu(struct dw_pcie *pci, u32 dir, int index); 551 void dw_pcie_setup(struct dw_pcie *pci); 552 void dw_pcie_iatu_detect(struct dw_pcie *pci); 553 int dw_pcie_edma_detect(struct dw_pcie *pci); 554 void dw_pcie_edma_remove(struct dw_pcie *pci); 555 resource_size_t dw_pcie_parent_bus_offset(struct dw_pcie *pci, 556 const char *reg_name, 557 resource_size_t cpu_phy_addr); 558 559 static inline void dw_pcie_writel_dbi(struct dw_pcie *pci, u32 reg, u32 val) 560 { 561 dw_pcie_write_dbi(pci, reg, 0x4, val); 562 } 563 564 static inline u32 dw_pcie_readl_dbi(struct dw_pcie *pci, u32 reg) 565 { 566 return dw_pcie_read_dbi(pci, reg, 0x4); 567 } 568 569 static inline void dw_pcie_writew_dbi(struct dw_pcie *pci, u32 reg, u16 val) 570 { 571 dw_pcie_write_dbi(pci, reg, 0x2, val); 572 } 573 574 static inline u16 dw_pcie_readw_dbi(struct dw_pcie *pci, u32 reg) 575 { 576 return dw_pcie_read_dbi(pci, reg, 0x2); 577 } 578 579 static inline void dw_pcie_writeb_dbi(struct dw_pcie *pci, u32 reg, u8 val) 580 { 581 dw_pcie_write_dbi(pci, reg, 0x1, val); 582 } 583 584 static inline u8 dw_pcie_readb_dbi(struct dw_pcie *pci, u32 reg) 585 { 586 return dw_pcie_read_dbi(pci, reg, 0x1); 587 } 588 589 static inline void dw_pcie_writel_dbi2(struct dw_pcie *pci, u32 reg, u32 val) 590 { 591 dw_pcie_write_dbi2(pci, reg, 0x4, val); 592 } 593 594 static inline unsigned int dw_pcie_ep_get_dbi_offset(struct dw_pcie_ep *ep, 595 u8 func_no) 596 { 597 unsigned int dbi_offset = 0; 598 599 if (ep->ops->get_dbi_offset) 600 dbi_offset = ep->ops->get_dbi_offset(ep, func_no); 601 602 return dbi_offset; 603 } 604 605 static inline u32 dw_pcie_ep_read_dbi(struct dw_pcie_ep *ep, u8 func_no, 606 u32 reg, size_t size) 607 { 608 unsigned int offset = dw_pcie_ep_get_dbi_offset(ep, func_no); 609 struct dw_pcie *pci = to_dw_pcie_from_ep(ep); 610 611 return dw_pcie_read_dbi(pci, offset + reg, size); 612 } 613 614 static inline void dw_pcie_ep_write_dbi(struct dw_pcie_ep *ep, u8 func_no, 615 u32 reg, size_t size, u32 val) 616 { 617 unsigned int offset = dw_pcie_ep_get_dbi_offset(ep, func_no); 618 struct dw_pcie *pci = to_dw_pcie_from_ep(ep); 619 620 dw_pcie_write_dbi(pci, offset + reg, size, val); 621 } 622 623 static inline void dw_pcie_ep_writel_dbi(struct dw_pcie_ep *ep, u8 func_no, 624 u32 reg, u32 val) 625 { 626 dw_pcie_ep_write_dbi(ep, func_no, reg, 0x4, val); 627 } 628 629 static inline u32 dw_pcie_ep_readl_dbi(struct dw_pcie_ep *ep, u8 func_no, 630 u32 reg) 631 { 632 return dw_pcie_ep_read_dbi(ep, func_no, reg, 0x4); 633 } 634 635 static inline void dw_pcie_ep_writew_dbi(struct dw_pcie_ep *ep, u8 func_no, 636 u32 reg, u16 val) 637 { 638 dw_pcie_ep_write_dbi(ep, func_no, reg, 0x2, val); 639 } 640 641 static inline u16 dw_pcie_ep_readw_dbi(struct dw_pcie_ep *ep, u8 func_no, 642 u32 reg) 643 { 644 return dw_pcie_ep_read_dbi(ep, func_no, reg, 0x2); 645 } 646 647 static inline void dw_pcie_ep_writeb_dbi(struct dw_pcie_ep *ep, u8 func_no, 648 u32 reg, u8 val) 649 { 650 dw_pcie_ep_write_dbi(ep, func_no, reg, 0x1, val); 651 } 652 653 static inline u8 dw_pcie_ep_readb_dbi(struct dw_pcie_ep *ep, u8 func_no, 654 u32 reg) 655 { 656 return dw_pcie_ep_read_dbi(ep, func_no, reg, 0x1); 657 } 658 659 static inline unsigned int dw_pcie_ep_get_dbi2_offset(struct dw_pcie_ep *ep, 660 u8 func_no) 661 { 662 unsigned int dbi2_offset = 0; 663 664 if (ep->ops->get_dbi2_offset) 665 dbi2_offset = ep->ops->get_dbi2_offset(ep, func_no); 666 else if (ep->ops->get_dbi_offset) /* for backward compatibility */ 667 dbi2_offset = ep->ops->get_dbi_offset(ep, func_no); 668 669 return dbi2_offset; 670 } 671 672 static inline void dw_pcie_ep_write_dbi2(struct dw_pcie_ep *ep, u8 func_no, 673 u32 reg, size_t size, u32 val) 674 { 675 unsigned int offset = dw_pcie_ep_get_dbi2_offset(ep, func_no); 676 struct dw_pcie *pci = to_dw_pcie_from_ep(ep); 677 678 dw_pcie_write_dbi2(pci, offset + reg, size, val); 679 } 680 681 static inline void dw_pcie_ep_writel_dbi2(struct dw_pcie_ep *ep, u8 func_no, 682 u32 reg, u32 val) 683 { 684 dw_pcie_ep_write_dbi2(ep, func_no, reg, 0x4, val); 685 } 686 687 static inline void dw_pcie_dbi_ro_wr_en(struct dw_pcie *pci) 688 { 689 u32 reg; 690 u32 val; 691 692 reg = PCIE_MISC_CONTROL_1_OFF; 693 val = dw_pcie_readl_dbi(pci, reg); 694 val |= PCIE_DBI_RO_WR_EN; 695 dw_pcie_writel_dbi(pci, reg, val); 696 } 697 698 static inline void dw_pcie_dbi_ro_wr_dis(struct dw_pcie *pci) 699 { 700 u32 reg; 701 u32 val; 702 703 reg = PCIE_MISC_CONTROL_1_OFF; 704 val = dw_pcie_readl_dbi(pci, reg); 705 val &= ~PCIE_DBI_RO_WR_EN; 706 dw_pcie_writel_dbi(pci, reg, val); 707 } 708 709 static inline int dw_pcie_start_link(struct dw_pcie *pci) 710 { 711 if (pci->ops && pci->ops->start_link) 712 return pci->ops->start_link(pci); 713 714 return 0; 715 } 716 717 static inline void dw_pcie_stop_link(struct dw_pcie *pci) 718 { 719 if (pci->ops && pci->ops->stop_link) 720 pci->ops->stop_link(pci); 721 } 722 723 static inline enum dw_pcie_ltssm dw_pcie_get_ltssm(struct dw_pcie *pci) 724 { 725 u32 val; 726 727 if (pci->ops && pci->ops->get_ltssm) 728 return pci->ops->get_ltssm(pci); 729 730 val = dw_pcie_readl_dbi(pci, PCIE_PORT_DEBUG0); 731 732 return (enum dw_pcie_ltssm)FIELD_GET(PORT_LOGIC_LTSSM_STATE_MASK, val); 733 } 734 735 #ifdef CONFIG_PCIE_DW_HOST 736 int dw_pcie_suspend_noirq(struct dw_pcie *pci); 737 int dw_pcie_resume_noirq(struct dw_pcie *pci); 738 irqreturn_t dw_handle_msi_irq(struct dw_pcie_rp *pp); 739 int dw_pcie_setup_rc(struct dw_pcie_rp *pp); 740 int dw_pcie_host_init(struct dw_pcie_rp *pp); 741 void dw_pcie_host_deinit(struct dw_pcie_rp *pp); 742 int dw_pcie_allocate_domains(struct dw_pcie_rp *pp); 743 void __iomem *dw_pcie_own_conf_map_bus(struct pci_bus *bus, unsigned int devfn, 744 int where); 745 #else 746 static inline int dw_pcie_suspend_noirq(struct dw_pcie *pci) 747 { 748 return 0; 749 } 750 751 static inline int dw_pcie_resume_noirq(struct dw_pcie *pci) 752 { 753 return 0; 754 } 755 756 static inline irqreturn_t dw_handle_msi_irq(struct dw_pcie_rp *pp) 757 { 758 return IRQ_NONE; 759 } 760 761 static inline int dw_pcie_setup_rc(struct dw_pcie_rp *pp) 762 { 763 return 0; 764 } 765 766 static inline int dw_pcie_host_init(struct dw_pcie_rp *pp) 767 { 768 return 0; 769 } 770 771 static inline void dw_pcie_host_deinit(struct dw_pcie_rp *pp) 772 { 773 } 774 775 static inline int dw_pcie_allocate_domains(struct dw_pcie_rp *pp) 776 { 777 return 0; 778 } 779 static inline void __iomem *dw_pcie_own_conf_map_bus(struct pci_bus *bus, 780 unsigned int devfn, 781 int where) 782 { 783 return NULL; 784 } 785 #endif 786 787 #ifdef CONFIG_PCIE_DW_EP 788 void dw_pcie_ep_linkup(struct dw_pcie_ep *ep); 789 void dw_pcie_ep_linkdown(struct dw_pcie_ep *ep); 790 int dw_pcie_ep_init(struct dw_pcie_ep *ep); 791 int dw_pcie_ep_init_registers(struct dw_pcie_ep *ep); 792 void dw_pcie_ep_deinit(struct dw_pcie_ep *ep); 793 void dw_pcie_ep_cleanup(struct dw_pcie_ep *ep); 794 int dw_pcie_ep_raise_intx_irq(struct dw_pcie_ep *ep, u8 func_no); 795 int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no, 796 u8 interrupt_num); 797 int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no, 798 u16 interrupt_num); 799 int dw_pcie_ep_raise_msix_irq_doorbell(struct dw_pcie_ep *ep, u8 func_no, 800 u16 interrupt_num); 801 void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar); 802 int dw_pcie_ep_hide_ext_capability(struct dw_pcie *pci, u8 prev_cap, u8 cap); 803 struct dw_pcie_ep_func * 804 dw_pcie_ep_get_func_from_ep(struct dw_pcie_ep *ep, u8 func_no); 805 #else 806 static inline void dw_pcie_ep_linkup(struct dw_pcie_ep *ep) 807 { 808 } 809 810 static inline void dw_pcie_ep_linkdown(struct dw_pcie_ep *ep) 811 { 812 } 813 814 static inline int dw_pcie_ep_init(struct dw_pcie_ep *ep) 815 { 816 return 0; 817 } 818 819 static inline int dw_pcie_ep_init_registers(struct dw_pcie_ep *ep) 820 { 821 return 0; 822 } 823 824 static inline void dw_pcie_ep_deinit(struct dw_pcie_ep *ep) 825 { 826 } 827 828 static inline void dw_pcie_ep_cleanup(struct dw_pcie_ep *ep) 829 { 830 } 831 832 static inline int dw_pcie_ep_raise_intx_irq(struct dw_pcie_ep *ep, u8 func_no) 833 { 834 return 0; 835 } 836 837 static inline int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no, 838 u8 interrupt_num) 839 { 840 return 0; 841 } 842 843 static inline int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no, 844 u16 interrupt_num) 845 { 846 return 0; 847 } 848 849 static inline int dw_pcie_ep_raise_msix_irq_doorbell(struct dw_pcie_ep *ep, 850 u8 func_no, 851 u16 interrupt_num) 852 { 853 return 0; 854 } 855 856 static inline void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar) 857 { 858 } 859 860 static inline int dw_pcie_ep_hide_ext_capability(struct dw_pcie *pci, 861 u8 prev_cap, u8 cap) 862 { 863 return 0; 864 } 865 866 static inline struct dw_pcie_ep_func * 867 dw_pcie_ep_get_func_from_ep(struct dw_pcie_ep *ep, u8 func_no) 868 { 869 return NULL; 870 } 871 #endif 872 873 #ifdef CONFIG_PCIE_DW_DEBUGFS 874 void dwc_pcie_debugfs_init(struct dw_pcie *pci); 875 void dwc_pcie_debugfs_deinit(struct dw_pcie *pci); 876 #else 877 static inline void dwc_pcie_debugfs_init(struct dw_pcie *pci) 878 { 879 } 880 static inline void dwc_pcie_debugfs_deinit(struct dw_pcie *pci) 881 { 882 } 883 #endif 884 885 #endif /* _PCIE_DESIGNWARE_H */ 886