1 /* SPDX-License-Identifier: GPL-2.0 */ 2 /* 3 * Synopsys DesignWare PCIe host controller driver 4 * 5 * Copyright (C) 2013 Samsung Electronics Co., Ltd. 6 * https://www.samsung.com 7 * 8 * Author: Jingoo Han <jg1.han@samsung.com> 9 */ 10 11 #ifndef _PCIE_DESIGNWARE_H 12 #define _PCIE_DESIGNWARE_H 13 14 #include <linux/bitfield.h> 15 #include <linux/bitops.h> 16 #include <linux/clk.h> 17 #include <linux/dma-mapping.h> 18 #include <linux/dma/edma.h> 19 #include <linux/gpio/consumer.h> 20 #include <linux/irq.h> 21 #include <linux/msi.h> 22 #include <linux/pci.h> 23 #include <linux/pci-ecam.h> 24 #include <linux/reset.h> 25 26 #include <linux/pci-epc.h> 27 #include <linux/pci-epf.h> 28 29 #include "../../pci.h" 30 31 /* DWC PCIe IP-core versions (native support since v4.70a) */ 32 #define DW_PCIE_VER_365A 0x3336352a 33 #define DW_PCIE_VER_460A 0x3436302a 34 #define DW_PCIE_VER_470A 0x3437302a 35 #define DW_PCIE_VER_480A 0x3438302a 36 #define DW_PCIE_VER_490A 0x3439302a 37 #define DW_PCIE_VER_520A 0x3532302a 38 #define DW_PCIE_VER_540A 0x3534302a 39 40 #define __dw_pcie_ver_cmp(_pci, _ver, _op) \ 41 ((_pci)->version _op DW_PCIE_VER_ ## _ver) 42 43 #define dw_pcie_ver_is(_pci, _ver) __dw_pcie_ver_cmp(_pci, _ver, ==) 44 45 #define dw_pcie_ver_is_ge(_pci, _ver) __dw_pcie_ver_cmp(_pci, _ver, >=) 46 47 #define dw_pcie_ver_type_is(_pci, _ver, _type) \ 48 (__dw_pcie_ver_cmp(_pci, _ver, ==) && \ 49 __dw_pcie_ver_cmp(_pci, TYPE_ ## _type, ==)) 50 51 #define dw_pcie_ver_type_is_ge(_pci, _ver, _type) \ 52 (__dw_pcie_ver_cmp(_pci, _ver, ==) && \ 53 __dw_pcie_ver_cmp(_pci, TYPE_ ## _type, >=)) 54 55 /* DWC PCIe controller capabilities */ 56 #define DW_PCIE_CAP_REQ_RES 0 57 #define DW_PCIE_CAP_IATU_UNROLL 1 58 #define DW_PCIE_CAP_CDM_CHECK 2 59 60 #define dw_pcie_cap_is(_pci, _cap) \ 61 test_bit(DW_PCIE_CAP_ ## _cap, &(_pci)->caps) 62 63 #define dw_pcie_cap_set(_pci, _cap) \ 64 set_bit(DW_PCIE_CAP_ ## _cap, &(_pci)->caps) 65 66 /* Parameters for the waiting for iATU enabled routine */ 67 #define LINK_WAIT_MAX_IATU_RETRIES 5 68 #define LINK_WAIT_IATU 9 69 70 /* Synopsys-specific PCIe configuration registers */ 71 #define PCIE_PORT_FORCE 0x708 72 #define PORT_FORCE_DO_DESKEW_FOR_SRIS BIT(23) 73 74 #define PCIE_PORT_AFR 0x70C 75 #define PORT_AFR_N_FTS_MASK GENMASK(15, 8) 76 #define PORT_AFR_N_FTS(n) FIELD_PREP(PORT_AFR_N_FTS_MASK, n) 77 #define PORT_AFR_CC_N_FTS_MASK GENMASK(23, 16) 78 #define PORT_AFR_CC_N_FTS(n) FIELD_PREP(PORT_AFR_CC_N_FTS_MASK, n) 79 #define PORT_AFR_ENTER_ASPM BIT(30) 80 #define PORT_AFR_L0S_ENTRANCE_LAT_SHIFT 24 81 #define PORT_AFR_L0S_ENTRANCE_LAT_MASK GENMASK(26, 24) 82 #define PORT_AFR_L1_ENTRANCE_LAT_SHIFT 27 83 #define PORT_AFR_L1_ENTRANCE_LAT_MASK GENMASK(29, 27) 84 85 #define PCIE_PORT_LINK_CONTROL 0x710 86 #define PORT_LINK_DLL_LINK_EN BIT(5) 87 #define PORT_LINK_FAST_LINK_MODE BIT(7) 88 #define PORT_LINK_MODE_MASK GENMASK(21, 16) 89 #define PORT_LINK_MODE(n) FIELD_PREP(PORT_LINK_MODE_MASK, n) 90 #define PORT_LINK_MODE_1_LANES PORT_LINK_MODE(0x1) 91 #define PORT_LINK_MODE_2_LANES PORT_LINK_MODE(0x3) 92 #define PORT_LINK_MODE_4_LANES PORT_LINK_MODE(0x7) 93 #define PORT_LINK_MODE_8_LANES PORT_LINK_MODE(0xf) 94 #define PORT_LINK_MODE_16_LANES PORT_LINK_MODE(0x1f) 95 96 #define PCIE_PORT_LANE_SKEW 0x714 97 #define PORT_LANE_SKEW_INSERT_MASK GENMASK(23, 0) 98 99 #define PCIE_PORT_DEBUG0 0x728 100 #define PORT_LOGIC_LTSSM_STATE_MASK 0x1f 101 #define PORT_LOGIC_LTSSM_STATE_L0 0x11 102 #define PCIE_PORT_DEBUG1 0x72C 103 #define PCIE_PORT_DEBUG1_LINK_UP BIT(4) 104 #define PCIE_PORT_DEBUG1_LINK_IN_TRAINING BIT(29) 105 106 #define PCIE_LINK_WIDTH_SPEED_CONTROL 0x80C 107 #define PORT_LOGIC_N_FTS_MASK GENMASK(7, 0) 108 #define PORT_LOGIC_SPEED_CHANGE BIT(17) 109 #define PORT_LOGIC_LINK_WIDTH_MASK GENMASK(12, 8) 110 #define PORT_LOGIC_LINK_WIDTH(n) FIELD_PREP(PORT_LOGIC_LINK_WIDTH_MASK, n) 111 #define PORT_LOGIC_LINK_WIDTH_1_LANES PORT_LOGIC_LINK_WIDTH(0x1) 112 #define PORT_LOGIC_LINK_WIDTH_2_LANES PORT_LOGIC_LINK_WIDTH(0x2) 113 #define PORT_LOGIC_LINK_WIDTH_4_LANES PORT_LOGIC_LINK_WIDTH(0x4) 114 #define PORT_LOGIC_LINK_WIDTH_8_LANES PORT_LOGIC_LINK_WIDTH(0x8) 115 116 #define PCIE_MSI_ADDR_LO 0x820 117 #define PCIE_MSI_ADDR_HI 0x824 118 #define PCIE_MSI_INTR0_ENABLE 0x828 119 #define PCIE_MSI_INTR0_MASK 0x82C 120 #define PCIE_MSI_INTR0_STATUS 0x830 121 122 #define GEN3_RELATED_OFF 0x890 123 #define GEN3_RELATED_OFF_GEN3_ZRXDC_NONCOMPL BIT(0) 124 #define GEN3_RELATED_OFF_RXEQ_RGRDLESS_RXTS BIT(13) 125 #define GEN3_RELATED_OFF_GEN3_EQ_DISABLE BIT(16) 126 #define GEN3_RELATED_OFF_RATE_SHADOW_SEL_SHIFT 24 127 #define GEN3_RELATED_OFF_RATE_SHADOW_SEL_MASK GENMASK(25, 24) 128 129 #define GEN3_EQ_CONTROL_OFF 0x8A8 130 #define GEN3_EQ_CONTROL_OFF_FB_MODE GENMASK(3, 0) 131 #define GEN3_EQ_CONTROL_OFF_PHASE23_EXIT_MODE BIT(4) 132 #define GEN3_EQ_CONTROL_OFF_PSET_REQ_VEC GENMASK(23, 8) 133 #define GEN3_EQ_CONTROL_OFF_FOM_INC_INITIAL_EVAL BIT(24) 134 135 #define GEN3_EQ_FB_MODE_DIR_CHANGE_OFF 0x8AC 136 #define GEN3_EQ_FMDC_T_MIN_PHASE23 GENMASK(4, 0) 137 #define GEN3_EQ_FMDC_N_EVALS GENMASK(9, 5) 138 #define GEN3_EQ_FMDC_MAX_PRE_CURSOR_DELTA GENMASK(13, 10) 139 #define GEN3_EQ_FMDC_MAX_POST_CURSOR_DELTA GENMASK(17, 14) 140 141 #define PCIE_PORT_MULTI_LANE_CTRL 0x8C0 142 #define PORT_MLTI_UPCFG_SUPPORT BIT(7) 143 144 #define PCIE_VERSION_NUMBER 0x8F8 145 #define PCIE_VERSION_TYPE 0x8FC 146 147 /* 148 * iATU inbound and outbound windows CSRs. Before the IP-core v4.80a each 149 * iATU region CSRs had been indirectly accessible by means of the dedicated 150 * viewport selector. The iATU/eDMA CSRs space was re-designed in DWC PCIe 151 * v4.80a in a way so the viewport was unrolled into the directly accessible 152 * iATU/eDMA CSRs space. 153 */ 154 #define PCIE_ATU_VIEWPORT 0x900 155 #define PCIE_ATU_REGION_DIR_IB BIT(31) 156 #define PCIE_ATU_REGION_DIR_OB 0 157 #define PCIE_ATU_VIEWPORT_BASE 0x904 158 #define PCIE_ATU_UNROLL_BASE(dir, index) \ 159 (((index) << 9) | ((dir == PCIE_ATU_REGION_DIR_IB) ? BIT(8) : 0)) 160 #define PCIE_ATU_VIEWPORT_SIZE 0x2C 161 #define PCIE_ATU_REGION_CTRL1 0x000 162 #define PCIE_ATU_INCREASE_REGION_SIZE BIT(13) 163 #define PCIE_ATU_TYPE_MEM 0x0 164 #define PCIE_ATU_TYPE_IO 0x2 165 #define PCIE_ATU_TYPE_CFG0 0x4 166 #define PCIE_ATU_TYPE_CFG1 0x5 167 #define PCIE_ATU_TYPE_MSG 0x10 168 #define PCIE_ATU_TD BIT(8) 169 #define PCIE_ATU_FUNC_NUM(pf) ((pf) << 20) 170 #define PCIE_ATU_REGION_CTRL2 0x004 171 #define PCIE_ATU_ENABLE BIT(31) 172 #define PCIE_ATU_BAR_MODE_ENABLE BIT(30) 173 #define PCIE_ATU_CFG_SHIFT_MODE_ENABLE BIT(28) 174 #define PCIE_ATU_INHIBIT_PAYLOAD BIT(22) 175 #define PCIE_ATU_FUNC_NUM_MATCH_EN BIT(19) 176 #define PCIE_ATU_LOWER_BASE 0x008 177 #define PCIE_ATU_UPPER_BASE 0x00C 178 #define PCIE_ATU_LIMIT 0x010 179 #define PCIE_ATU_LOWER_TARGET 0x014 180 #define PCIE_ATU_BUS(x) FIELD_PREP(GENMASK(31, 24), x) 181 #define PCIE_ATU_DEV(x) FIELD_PREP(GENMASK(23, 19), x) 182 #define PCIE_ATU_FUNC(x) FIELD_PREP(GENMASK(18, 16), x) 183 #define PCIE_ATU_UPPER_TARGET 0x018 184 #define PCIE_ATU_UPPER_LIMIT 0x020 185 186 #define PCIE_MISC_CONTROL_1_OFF 0x8BC 187 #define PCIE_DBI_RO_WR_EN BIT(0) 188 189 #define PCIE_MSIX_DOORBELL 0x948 190 #define PCIE_MSIX_DOORBELL_PF_SHIFT 24 191 192 /* 193 * eDMA CSRs. DW PCIe IP-core v4.70a and older had the eDMA registers accessible 194 * over the Port Logic registers space. Afterwards the unrolled mapping was 195 * introduced so eDMA and iATU could be accessed via a dedicated registers 196 * space. 197 */ 198 #define PCIE_DMA_VIEWPORT_BASE 0x970 199 #define PCIE_DMA_UNROLL_BASE 0x80000 200 #define PCIE_DMA_CTRL 0x008 201 #define PCIE_DMA_NUM_WR_CHAN GENMASK(3, 0) 202 #define PCIE_DMA_NUM_RD_CHAN GENMASK(19, 16) 203 204 #define PCIE_PL_CHK_REG_CONTROL_STATUS 0xB20 205 #define PCIE_PL_CHK_REG_CHK_REG_START BIT(0) 206 #define PCIE_PL_CHK_REG_CHK_REG_CONTINUOUS BIT(1) 207 #define PCIE_PL_CHK_REG_CHK_REG_COMPARISON_ERROR BIT(16) 208 #define PCIE_PL_CHK_REG_CHK_REG_LOGIC_ERROR BIT(17) 209 #define PCIE_PL_CHK_REG_CHK_REG_COMPLETE BIT(18) 210 211 #define PCIE_PL_CHK_REG_ERR_ADDR 0xB28 212 213 /* 214 * 16.0 GT/s (Gen 4) lane margining register definitions 215 */ 216 #define GEN4_LANE_MARGINING_1_OFF 0xB80 217 #define MARGINING_MAX_VOLTAGE_OFFSET GENMASK(29, 24) 218 #define MARGINING_NUM_VOLTAGE_STEPS GENMASK(22, 16) 219 #define MARGINING_MAX_TIMING_OFFSET GENMASK(13, 8) 220 #define MARGINING_NUM_TIMING_STEPS GENMASK(5, 0) 221 222 #define GEN4_LANE_MARGINING_2_OFF 0xB84 223 #define MARGINING_IND_ERROR_SAMPLER BIT(28) 224 #define MARGINING_SAMPLE_REPORTING_METHOD BIT(27) 225 #define MARGINING_IND_LEFT_RIGHT_TIMING BIT(26) 226 #define MARGINING_IND_UP_DOWN_VOLTAGE BIT(25) 227 #define MARGINING_VOLTAGE_SUPPORTED BIT(24) 228 #define MARGINING_MAXLANES GENMASK(20, 16) 229 #define MARGINING_SAMPLE_RATE_TIMING GENMASK(13, 8) 230 #define MARGINING_SAMPLE_RATE_VOLTAGE GENMASK(5, 0) 231 /* 232 * iATU Unroll-specific register definitions 233 * From 4.80 core version the address translation will be made by unroll 234 */ 235 #define PCIE_ATU_UNR_REGION_CTRL1 0x00 236 #define PCIE_ATU_UNR_REGION_CTRL2 0x04 237 #define PCIE_ATU_UNR_LOWER_BASE 0x08 238 #define PCIE_ATU_UNR_UPPER_BASE 0x0C 239 #define PCIE_ATU_UNR_LOWER_LIMIT 0x10 240 #define PCIE_ATU_UNR_LOWER_TARGET 0x14 241 #define PCIE_ATU_UNR_UPPER_TARGET 0x18 242 #define PCIE_ATU_UNR_UPPER_LIMIT 0x20 243 244 /* 245 * RAS-DES register definitions 246 */ 247 #define PCIE_RAS_DES_EVENT_COUNTER_CONTROL 0x8 248 #define EVENT_COUNTER_ALL_CLEAR 0x3 249 #define EVENT_COUNTER_ENABLE_ALL 0x7 250 #define EVENT_COUNTER_ENABLE_SHIFT 2 251 #define EVENT_COUNTER_EVENT_SEL_MASK GENMASK(7, 0) 252 #define EVENT_COUNTER_EVENT_SEL_SHIFT 16 253 #define EVENT_COUNTER_EVENT_Tx_L0S 0x2 254 #define EVENT_COUNTER_EVENT_Rx_L0S 0x3 255 #define EVENT_COUNTER_EVENT_L1 0x5 256 #define EVENT_COUNTER_EVENT_L1_1 0x7 257 #define EVENT_COUNTER_EVENT_L1_2 0x8 258 #define EVENT_COUNTER_GROUP_SEL_SHIFT 24 259 #define EVENT_COUNTER_GROUP_5 0x5 260 261 #define PCIE_RAS_DES_EVENT_COUNTER_DATA 0xc 262 263 /* PTM register definitions */ 264 #define PTM_RES_REQ_CTRL 0x8 265 #define PTM_RES_CCONTEXT_VALID BIT(0) 266 #define PTM_REQ_AUTO_UPDATE_ENABLED BIT(0) 267 #define PTM_REQ_START_UPDATE BIT(1) 268 269 #define PTM_LOCAL_LSB 0x10 270 #define PTM_LOCAL_MSB 0x14 271 #define PTM_T1_T2_LSB 0x18 272 #define PTM_T1_T2_MSB 0x1c 273 #define PTM_T3_T4_LSB 0x28 274 #define PTM_T3_T4_MSB 0x2c 275 #define PTM_MASTER_LSB 0x38 276 #define PTM_MASTER_MSB 0x3c 277 278 /* 279 * The default address offset between dbi_base and atu_base. Root controller 280 * drivers are not required to initialize atu_base if the offset matches this 281 * default; the driver core automatically derives atu_base from dbi_base using 282 * this offset, if atu_base not set. 283 */ 284 #define DEFAULT_DBI_ATU_OFFSET (0x3 << 20) 285 #define DEFAULT_DBI_DMA_OFFSET PCIE_DMA_UNROLL_BASE 286 287 #define MAX_MSI_IRQS 256 288 #define MAX_MSI_IRQS_PER_CTRL 32 289 #define MAX_MSI_CTRLS (MAX_MSI_IRQS / MAX_MSI_IRQS_PER_CTRL) 290 #define MSI_REG_CTRL_BLOCK_SIZE 12 291 #define MSI_DEF_NUM_VECTORS 32 292 293 /* Maximum number of inbound/outbound iATUs */ 294 #define MAX_IATU_IN 256 295 #define MAX_IATU_OUT 256 296 297 /* Default eDMA LLP memory size */ 298 #define DMA_LLP_MEM_SIZE PAGE_SIZE 299 300 struct dw_pcie; 301 struct dw_pcie_rp; 302 struct dw_pcie_ep; 303 304 enum dw_pcie_device_mode { 305 DW_PCIE_UNKNOWN_TYPE, 306 DW_PCIE_EP_TYPE, 307 DW_PCIE_LEG_EP_TYPE, 308 DW_PCIE_RC_TYPE, 309 }; 310 311 enum dw_pcie_app_clk { 312 DW_PCIE_DBI_CLK, 313 DW_PCIE_MSTR_CLK, 314 DW_PCIE_SLV_CLK, 315 DW_PCIE_NUM_APP_CLKS 316 }; 317 318 enum dw_pcie_core_clk { 319 DW_PCIE_PIPE_CLK, 320 DW_PCIE_CORE_CLK, 321 DW_PCIE_AUX_CLK, 322 DW_PCIE_REF_CLK, 323 DW_PCIE_NUM_CORE_CLKS 324 }; 325 326 enum dw_pcie_app_rst { 327 DW_PCIE_DBI_RST, 328 DW_PCIE_MSTR_RST, 329 DW_PCIE_SLV_RST, 330 DW_PCIE_NUM_APP_RSTS 331 }; 332 333 enum dw_pcie_core_rst { 334 DW_PCIE_NON_STICKY_RST, 335 DW_PCIE_STICKY_RST, 336 DW_PCIE_CORE_RST, 337 DW_PCIE_PIPE_RST, 338 DW_PCIE_PHY_RST, 339 DW_PCIE_HOT_RST, 340 DW_PCIE_PWR_RST, 341 DW_PCIE_NUM_CORE_RSTS 342 }; 343 344 enum dw_pcie_ltssm { 345 /* Need to align with PCIE_PORT_DEBUG0 bits 0:5 */ 346 DW_PCIE_LTSSM_DETECT_QUIET = 0x0, 347 DW_PCIE_LTSSM_DETECT_ACT = 0x1, 348 DW_PCIE_LTSSM_POLL_ACTIVE = 0x2, 349 DW_PCIE_LTSSM_POLL_COMPLIANCE = 0x3, 350 DW_PCIE_LTSSM_POLL_CONFIG = 0x4, 351 DW_PCIE_LTSSM_PRE_DETECT_QUIET = 0x5, 352 DW_PCIE_LTSSM_DETECT_WAIT = 0x6, 353 DW_PCIE_LTSSM_CFG_LINKWD_START = 0x7, 354 DW_PCIE_LTSSM_CFG_LINKWD_ACEPT = 0x8, 355 DW_PCIE_LTSSM_CFG_LANENUM_WAI = 0x9, 356 DW_PCIE_LTSSM_CFG_LANENUM_ACEPT = 0xa, 357 DW_PCIE_LTSSM_CFG_COMPLETE = 0xb, 358 DW_PCIE_LTSSM_CFG_IDLE = 0xc, 359 DW_PCIE_LTSSM_RCVRY_LOCK = 0xd, 360 DW_PCIE_LTSSM_RCVRY_SPEED = 0xe, 361 DW_PCIE_LTSSM_RCVRY_RCVRCFG = 0xf, 362 DW_PCIE_LTSSM_RCVRY_IDLE = 0x10, 363 DW_PCIE_LTSSM_L0 = 0x11, 364 DW_PCIE_LTSSM_L0S = 0x12, 365 DW_PCIE_LTSSM_L123_SEND_EIDLE = 0x13, 366 DW_PCIE_LTSSM_L1_IDLE = 0x14, 367 DW_PCIE_LTSSM_L2_IDLE = 0x15, 368 DW_PCIE_LTSSM_L2_WAKE = 0x16, 369 DW_PCIE_LTSSM_DISABLED_ENTRY = 0x17, 370 DW_PCIE_LTSSM_DISABLED_IDLE = 0x18, 371 DW_PCIE_LTSSM_DISABLED = 0x19, 372 DW_PCIE_LTSSM_LPBK_ENTRY = 0x1a, 373 DW_PCIE_LTSSM_LPBK_ACTIVE = 0x1b, 374 DW_PCIE_LTSSM_LPBK_EXIT = 0x1c, 375 DW_PCIE_LTSSM_LPBK_EXIT_TIMEOUT = 0x1d, 376 DW_PCIE_LTSSM_HOT_RESET_ENTRY = 0x1e, 377 DW_PCIE_LTSSM_HOT_RESET = 0x1f, 378 DW_PCIE_LTSSM_RCVRY_EQ0 = 0x20, 379 DW_PCIE_LTSSM_RCVRY_EQ1 = 0x21, 380 DW_PCIE_LTSSM_RCVRY_EQ2 = 0x22, 381 DW_PCIE_LTSSM_RCVRY_EQ3 = 0x23, 382 383 DW_PCIE_LTSSM_UNKNOWN = 0xFFFFFFFF, 384 }; 385 386 struct dw_pcie_ob_atu_cfg { 387 int index; 388 int type; 389 u8 func_no; 390 u8 code; 391 u8 routing; 392 u32 ctrl2; 393 u64 parent_bus_addr; 394 u64 pci_addr; 395 u64 size; 396 }; 397 398 struct dw_pcie_host_ops { 399 int (*init)(struct dw_pcie_rp *pp); 400 void (*deinit)(struct dw_pcie_rp *pp); 401 void (*post_init)(struct dw_pcie_rp *pp); 402 int (*msi_init)(struct dw_pcie_rp *pp); 403 void (*pme_turn_off)(struct dw_pcie_rp *pp); 404 }; 405 406 struct dw_pcie_rp { 407 bool has_msi_ctrl:1; 408 bool cfg0_io_shared:1; 409 u64 cfg0_base; 410 void __iomem *va_cfg0_base; 411 u32 cfg0_size; 412 resource_size_t io_base; 413 phys_addr_t io_bus_addr; 414 u32 io_size; 415 int irq; 416 const struct dw_pcie_host_ops *ops; 417 int msi_irq[MAX_MSI_CTRLS]; 418 struct irq_domain *irq_domain; 419 dma_addr_t msi_data; 420 struct irq_chip *msi_irq_chip; 421 u32 num_vectors; 422 u32 irq_mask[MAX_MSI_CTRLS]; 423 struct pci_host_bridge *bridge; 424 raw_spinlock_t lock; 425 DECLARE_BITMAP(msi_irq_in_use, MAX_MSI_IRQS); 426 bool use_atu_msg; 427 int msg_atu_index; 428 struct resource *msg_res; 429 bool use_linkup_irq; 430 struct pci_eq_presets presets; 431 struct pci_config_window *cfg; 432 bool ecam_enabled; 433 bool native_ecam; 434 }; 435 436 struct dw_pcie_ep_ops { 437 void (*pre_init)(struct dw_pcie_ep *ep); 438 void (*init)(struct dw_pcie_ep *ep); 439 int (*raise_irq)(struct dw_pcie_ep *ep, u8 func_no, 440 unsigned int type, u16 interrupt_num); 441 const struct pci_epc_features* (*get_features)(struct dw_pcie_ep *ep); 442 /* 443 * Provide a method to implement the different func config space 444 * access for different platform, if different func have different 445 * offset, return the offset of func. if use write a register way 446 * return a 0, and implement code in callback function of platform 447 * driver. 448 */ 449 unsigned int (*get_dbi_offset)(struct dw_pcie_ep *ep, u8 func_no); 450 unsigned int (*get_dbi2_offset)(struct dw_pcie_ep *ep, u8 func_no); 451 }; 452 453 struct dw_pcie_ep_func { 454 struct list_head list; 455 u8 func_no; 456 u8 msi_cap; /* MSI capability offset */ 457 u8 msix_cap; /* MSI-X capability offset */ 458 }; 459 460 struct dw_pcie_ep { 461 struct pci_epc *epc; 462 struct list_head func_list; 463 const struct dw_pcie_ep_ops *ops; 464 phys_addr_t phys_base; 465 size_t addr_size; 466 size_t page_size; 467 u8 bar_to_atu[PCI_STD_NUM_BARS]; 468 phys_addr_t *outbound_addr; 469 unsigned long *ib_window_map; 470 unsigned long *ob_window_map; 471 void __iomem *msi_mem; 472 phys_addr_t msi_mem_phys; 473 struct pci_epf_bar *epf_bar[PCI_STD_NUM_BARS]; 474 }; 475 476 struct dw_pcie_ops { 477 u64 (*cpu_addr_fixup)(struct dw_pcie *pcie, u64 cpu_addr); 478 u32 (*read_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg, 479 size_t size); 480 void (*write_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg, 481 size_t size, u32 val); 482 void (*write_dbi2)(struct dw_pcie *pcie, void __iomem *base, u32 reg, 483 size_t size, u32 val); 484 bool (*link_up)(struct dw_pcie *pcie); 485 enum dw_pcie_ltssm (*get_ltssm)(struct dw_pcie *pcie); 486 int (*start_link)(struct dw_pcie *pcie); 487 void (*stop_link)(struct dw_pcie *pcie); 488 }; 489 490 struct debugfs_info { 491 struct dentry *debug_dir; 492 void *rasdes_info; 493 }; 494 495 struct dw_pcie { 496 struct device *dev; 497 void __iomem *dbi_base; 498 resource_size_t dbi_phys_addr; 499 void __iomem *dbi_base2; 500 void __iomem *atu_base; 501 void __iomem *elbi_base; 502 resource_size_t atu_phys_addr; 503 size_t atu_size; 504 resource_size_t parent_bus_offset; 505 u32 num_ib_windows; 506 u32 num_ob_windows; 507 u32 region_align; 508 u64 region_limit; 509 struct dw_pcie_rp pp; 510 struct dw_pcie_ep ep; 511 const struct dw_pcie_ops *ops; 512 u32 version; 513 u32 type; 514 unsigned long caps; 515 int num_lanes; 516 int max_link_speed; 517 u8 n_fts[2]; 518 struct dw_edma_chip edma; 519 struct clk_bulk_data app_clks[DW_PCIE_NUM_APP_CLKS]; 520 struct clk_bulk_data core_clks[DW_PCIE_NUM_CORE_CLKS]; 521 struct reset_control_bulk_data app_rsts[DW_PCIE_NUM_APP_RSTS]; 522 struct reset_control_bulk_data core_rsts[DW_PCIE_NUM_CORE_RSTS]; 523 struct gpio_desc *pe_rst; 524 bool suspended; 525 struct debugfs_info *debugfs; 526 enum dw_pcie_device_mode mode; 527 u16 ptm_vsec_offset; 528 struct pci_ptm_debugfs *ptm_debugfs; 529 530 /* 531 * If iATU input addresses are offset from CPU physical addresses, 532 * we previously required .cpu_addr_fixup() to convert them. We 533 * now rely on the devicetree instead. If .cpu_addr_fixup() 534 * exists, we compare its results with devicetree. 535 * 536 * If .cpu_addr_fixup() does not exist, we assume the offset is 537 * zero and warn if devicetree claims otherwise. If we know all 538 * devicetrees correctly describe the offset, set 539 * use_parent_dt_ranges to true to avoid this warning. 540 */ 541 bool use_parent_dt_ranges; 542 }; 543 544 #define to_dw_pcie_from_pp(port) container_of((port), struct dw_pcie, pp) 545 546 #define to_dw_pcie_from_ep(endpoint) \ 547 container_of((endpoint), struct dw_pcie, ep) 548 549 int dw_pcie_get_resources(struct dw_pcie *pci); 550 551 void dw_pcie_version_detect(struct dw_pcie *pci); 552 553 u8 dw_pcie_find_capability(struct dw_pcie *pci, u8 cap); 554 u16 dw_pcie_find_ext_capability(struct dw_pcie *pci, u8 cap); 555 u16 dw_pcie_find_rasdes_capability(struct dw_pcie *pci); 556 u16 dw_pcie_find_ptm_capability(struct dw_pcie *pci); 557 558 int dw_pcie_read(void __iomem *addr, int size, u32 *val); 559 int dw_pcie_write(void __iomem *addr, int size, u32 val); 560 561 u32 dw_pcie_read_dbi(struct dw_pcie *pci, u32 reg, size_t size); 562 void dw_pcie_write_dbi(struct dw_pcie *pci, u32 reg, size_t size, u32 val); 563 void dw_pcie_write_dbi2(struct dw_pcie *pci, u32 reg, size_t size, u32 val); 564 bool dw_pcie_link_up(struct dw_pcie *pci); 565 void dw_pcie_upconfig_setup(struct dw_pcie *pci); 566 int dw_pcie_wait_for_link(struct dw_pcie *pci); 567 int dw_pcie_link_get_max_link_width(struct dw_pcie *pci); 568 int dw_pcie_prog_outbound_atu(struct dw_pcie *pci, 569 const struct dw_pcie_ob_atu_cfg *atu); 570 int dw_pcie_prog_inbound_atu(struct dw_pcie *pci, int index, int type, 571 u64 parent_bus_addr, u64 pci_addr, u64 size); 572 int dw_pcie_prog_ep_inbound_atu(struct dw_pcie *pci, u8 func_no, int index, 573 int type, u64 parent_bus_addr, 574 u8 bar, size_t size); 575 void dw_pcie_disable_atu(struct dw_pcie *pci, u32 dir, int index); 576 void dw_pcie_setup(struct dw_pcie *pci); 577 void dw_pcie_iatu_detect(struct dw_pcie *pci); 578 int dw_pcie_edma_detect(struct dw_pcie *pci); 579 void dw_pcie_edma_remove(struct dw_pcie *pci); 580 resource_size_t dw_pcie_parent_bus_offset(struct dw_pcie *pci, 581 const char *reg_name, 582 resource_size_t cpu_phy_addr); 583 584 static inline void dw_pcie_writel_dbi(struct dw_pcie *pci, u32 reg, u32 val) 585 { 586 dw_pcie_write_dbi(pci, reg, 0x4, val); 587 } 588 589 static inline u32 dw_pcie_readl_dbi(struct dw_pcie *pci, u32 reg) 590 { 591 return dw_pcie_read_dbi(pci, reg, 0x4); 592 } 593 594 static inline void dw_pcie_writew_dbi(struct dw_pcie *pci, u32 reg, u16 val) 595 { 596 dw_pcie_write_dbi(pci, reg, 0x2, val); 597 } 598 599 static inline u16 dw_pcie_readw_dbi(struct dw_pcie *pci, u32 reg) 600 { 601 return dw_pcie_read_dbi(pci, reg, 0x2); 602 } 603 604 static inline void dw_pcie_writeb_dbi(struct dw_pcie *pci, u32 reg, u8 val) 605 { 606 dw_pcie_write_dbi(pci, reg, 0x1, val); 607 } 608 609 static inline u8 dw_pcie_readb_dbi(struct dw_pcie *pci, u32 reg) 610 { 611 return dw_pcie_read_dbi(pci, reg, 0x1); 612 } 613 614 static inline void dw_pcie_writel_dbi2(struct dw_pcie *pci, u32 reg, u32 val) 615 { 616 dw_pcie_write_dbi2(pci, reg, 0x4, val); 617 } 618 619 static inline int dw_pcie_read_cfg_byte(struct dw_pcie *pci, int where, 620 u8 *val) 621 { 622 *val = dw_pcie_readb_dbi(pci, where); 623 return PCIBIOS_SUCCESSFUL; 624 } 625 626 static inline int dw_pcie_read_cfg_word(struct dw_pcie *pci, int where, 627 u16 *val) 628 { 629 *val = dw_pcie_readw_dbi(pci, where); 630 return PCIBIOS_SUCCESSFUL; 631 } 632 633 static inline int dw_pcie_read_cfg_dword(struct dw_pcie *pci, int where, 634 u32 *val) 635 { 636 *val = dw_pcie_readl_dbi(pci, where); 637 return PCIBIOS_SUCCESSFUL; 638 } 639 640 static inline unsigned int dw_pcie_ep_get_dbi_offset(struct dw_pcie_ep *ep, 641 u8 func_no) 642 { 643 unsigned int dbi_offset = 0; 644 645 if (ep->ops->get_dbi_offset) 646 dbi_offset = ep->ops->get_dbi_offset(ep, func_no); 647 648 return dbi_offset; 649 } 650 651 static inline u32 dw_pcie_ep_read_dbi(struct dw_pcie_ep *ep, u8 func_no, 652 u32 reg, size_t size) 653 { 654 unsigned int offset = dw_pcie_ep_get_dbi_offset(ep, func_no); 655 struct dw_pcie *pci = to_dw_pcie_from_ep(ep); 656 657 return dw_pcie_read_dbi(pci, offset + reg, size); 658 } 659 660 static inline void dw_pcie_ep_write_dbi(struct dw_pcie_ep *ep, u8 func_no, 661 u32 reg, size_t size, u32 val) 662 { 663 unsigned int offset = dw_pcie_ep_get_dbi_offset(ep, func_no); 664 struct dw_pcie *pci = to_dw_pcie_from_ep(ep); 665 666 dw_pcie_write_dbi(pci, offset + reg, size, val); 667 } 668 669 static inline void dw_pcie_ep_writel_dbi(struct dw_pcie_ep *ep, u8 func_no, 670 u32 reg, u32 val) 671 { 672 dw_pcie_ep_write_dbi(ep, func_no, reg, 0x4, val); 673 } 674 675 static inline u32 dw_pcie_ep_readl_dbi(struct dw_pcie_ep *ep, u8 func_no, 676 u32 reg) 677 { 678 return dw_pcie_ep_read_dbi(ep, func_no, reg, 0x4); 679 } 680 681 static inline void dw_pcie_ep_writew_dbi(struct dw_pcie_ep *ep, u8 func_no, 682 u32 reg, u16 val) 683 { 684 dw_pcie_ep_write_dbi(ep, func_no, reg, 0x2, val); 685 } 686 687 static inline u16 dw_pcie_ep_readw_dbi(struct dw_pcie_ep *ep, u8 func_no, 688 u32 reg) 689 { 690 return dw_pcie_ep_read_dbi(ep, func_no, reg, 0x2); 691 } 692 693 static inline void dw_pcie_ep_writeb_dbi(struct dw_pcie_ep *ep, u8 func_no, 694 u32 reg, u8 val) 695 { 696 dw_pcie_ep_write_dbi(ep, func_no, reg, 0x1, val); 697 } 698 699 static inline u8 dw_pcie_ep_readb_dbi(struct dw_pcie_ep *ep, u8 func_no, 700 u32 reg) 701 { 702 return dw_pcie_ep_read_dbi(ep, func_no, reg, 0x1); 703 } 704 705 static inline int dw_pcie_ep_read_cfg_byte(struct dw_pcie_ep *ep, u8 func_no, 706 int where, u8 *val) 707 { 708 *val = dw_pcie_ep_readb_dbi(ep, func_no, where); 709 return PCIBIOS_SUCCESSFUL; 710 } 711 712 static inline int dw_pcie_ep_read_cfg_word(struct dw_pcie_ep *ep, u8 func_no, 713 int where, u16 *val) 714 { 715 *val = dw_pcie_ep_readw_dbi(ep, func_no, where); 716 return PCIBIOS_SUCCESSFUL; 717 } 718 719 static inline int dw_pcie_ep_read_cfg_dword(struct dw_pcie_ep *ep, u8 func_no, 720 int where, u32 *val) 721 { 722 *val = dw_pcie_ep_readl_dbi(ep, func_no, where); 723 return PCIBIOS_SUCCESSFUL; 724 } 725 726 static inline unsigned int dw_pcie_ep_get_dbi2_offset(struct dw_pcie_ep *ep, 727 u8 func_no) 728 { 729 unsigned int dbi2_offset = 0; 730 731 if (ep->ops->get_dbi2_offset) 732 dbi2_offset = ep->ops->get_dbi2_offset(ep, func_no); 733 else if (ep->ops->get_dbi_offset) /* for backward compatibility */ 734 dbi2_offset = ep->ops->get_dbi_offset(ep, func_no); 735 736 return dbi2_offset; 737 } 738 739 static inline void dw_pcie_ep_write_dbi2(struct dw_pcie_ep *ep, u8 func_no, 740 u32 reg, size_t size, u32 val) 741 { 742 unsigned int offset = dw_pcie_ep_get_dbi2_offset(ep, func_no); 743 struct dw_pcie *pci = to_dw_pcie_from_ep(ep); 744 745 dw_pcie_write_dbi2(pci, offset + reg, size, val); 746 } 747 748 static inline void dw_pcie_ep_writel_dbi2(struct dw_pcie_ep *ep, u8 func_no, 749 u32 reg, u32 val) 750 { 751 dw_pcie_ep_write_dbi2(ep, func_no, reg, 0x4, val); 752 } 753 754 static inline void dw_pcie_dbi_ro_wr_en(struct dw_pcie *pci) 755 { 756 u32 reg; 757 u32 val; 758 759 reg = PCIE_MISC_CONTROL_1_OFF; 760 val = dw_pcie_readl_dbi(pci, reg); 761 val |= PCIE_DBI_RO_WR_EN; 762 dw_pcie_writel_dbi(pci, reg, val); 763 } 764 765 static inline void dw_pcie_dbi_ro_wr_dis(struct dw_pcie *pci) 766 { 767 u32 reg; 768 u32 val; 769 770 reg = PCIE_MISC_CONTROL_1_OFF; 771 val = dw_pcie_readl_dbi(pci, reg); 772 val &= ~PCIE_DBI_RO_WR_EN; 773 dw_pcie_writel_dbi(pci, reg, val); 774 } 775 776 static inline int dw_pcie_start_link(struct dw_pcie *pci) 777 { 778 if (pci->ops && pci->ops->start_link) 779 return pci->ops->start_link(pci); 780 781 return 0; 782 } 783 784 static inline void dw_pcie_stop_link(struct dw_pcie *pci) 785 { 786 if (pci->ops && pci->ops->stop_link) 787 pci->ops->stop_link(pci); 788 } 789 790 static inline enum dw_pcie_ltssm dw_pcie_get_ltssm(struct dw_pcie *pci) 791 { 792 u32 val; 793 794 if (pci->ops && pci->ops->get_ltssm) 795 return pci->ops->get_ltssm(pci); 796 797 val = dw_pcie_readl_dbi(pci, PCIE_PORT_DEBUG0); 798 799 return (enum dw_pcie_ltssm)FIELD_GET(PORT_LOGIC_LTSSM_STATE_MASK, val); 800 } 801 802 #ifdef CONFIG_PCIE_DW_HOST 803 int dw_pcie_suspend_noirq(struct dw_pcie *pci); 804 int dw_pcie_resume_noirq(struct dw_pcie *pci); 805 irqreturn_t dw_handle_msi_irq(struct dw_pcie_rp *pp); 806 void dw_pcie_msi_init(struct dw_pcie_rp *pp); 807 int dw_pcie_msi_host_init(struct dw_pcie_rp *pp); 808 void dw_pcie_free_msi(struct dw_pcie_rp *pp); 809 int dw_pcie_setup_rc(struct dw_pcie_rp *pp); 810 int dw_pcie_host_init(struct dw_pcie_rp *pp); 811 void dw_pcie_host_deinit(struct dw_pcie_rp *pp); 812 int dw_pcie_allocate_domains(struct dw_pcie_rp *pp); 813 void __iomem *dw_pcie_own_conf_map_bus(struct pci_bus *bus, unsigned int devfn, 814 int where); 815 #else 816 static inline int dw_pcie_suspend_noirq(struct dw_pcie *pci) 817 { 818 return 0; 819 } 820 821 static inline int dw_pcie_resume_noirq(struct dw_pcie *pci) 822 { 823 return 0; 824 } 825 826 static inline irqreturn_t dw_handle_msi_irq(struct dw_pcie_rp *pp) 827 { 828 return IRQ_NONE; 829 } 830 831 static inline void dw_pcie_msi_init(struct dw_pcie_rp *pp) 832 { } 833 834 static inline int dw_pcie_msi_host_init(struct dw_pcie_rp *pp) 835 { 836 return -ENODEV; 837 } 838 839 static inline void dw_pcie_free_msi(struct dw_pcie_rp *pp) 840 { } 841 842 static inline int dw_pcie_setup_rc(struct dw_pcie_rp *pp) 843 { 844 return 0; 845 } 846 847 static inline int dw_pcie_host_init(struct dw_pcie_rp *pp) 848 { 849 return 0; 850 } 851 852 static inline void dw_pcie_host_deinit(struct dw_pcie_rp *pp) 853 { 854 } 855 856 static inline int dw_pcie_allocate_domains(struct dw_pcie_rp *pp) 857 { 858 return 0; 859 } 860 static inline void __iomem *dw_pcie_own_conf_map_bus(struct pci_bus *bus, 861 unsigned int devfn, 862 int where) 863 { 864 return NULL; 865 } 866 #endif 867 868 #ifdef CONFIG_PCIE_DW_EP 869 void dw_pcie_ep_linkup(struct dw_pcie_ep *ep); 870 void dw_pcie_ep_linkdown(struct dw_pcie_ep *ep); 871 int dw_pcie_ep_init(struct dw_pcie_ep *ep); 872 int dw_pcie_ep_init_registers(struct dw_pcie_ep *ep); 873 void dw_pcie_ep_deinit(struct dw_pcie_ep *ep); 874 void dw_pcie_ep_cleanup(struct dw_pcie_ep *ep); 875 int dw_pcie_ep_raise_intx_irq(struct dw_pcie_ep *ep, u8 func_no); 876 int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no, 877 u8 interrupt_num); 878 int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no, 879 u16 interrupt_num); 880 int dw_pcie_ep_raise_msix_irq_doorbell(struct dw_pcie_ep *ep, u8 func_no, 881 u16 interrupt_num); 882 void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar); 883 int dw_pcie_ep_hide_ext_capability(struct dw_pcie *pci, u8 prev_cap, u8 cap); 884 struct dw_pcie_ep_func * 885 dw_pcie_ep_get_func_from_ep(struct dw_pcie_ep *ep, u8 func_no); 886 #else 887 static inline void dw_pcie_ep_linkup(struct dw_pcie_ep *ep) 888 { 889 } 890 891 static inline void dw_pcie_ep_linkdown(struct dw_pcie_ep *ep) 892 { 893 } 894 895 static inline int dw_pcie_ep_init(struct dw_pcie_ep *ep) 896 { 897 return 0; 898 } 899 900 static inline int dw_pcie_ep_init_registers(struct dw_pcie_ep *ep) 901 { 902 return 0; 903 } 904 905 static inline void dw_pcie_ep_deinit(struct dw_pcie_ep *ep) 906 { 907 } 908 909 static inline void dw_pcie_ep_cleanup(struct dw_pcie_ep *ep) 910 { 911 } 912 913 static inline int dw_pcie_ep_raise_intx_irq(struct dw_pcie_ep *ep, u8 func_no) 914 { 915 return 0; 916 } 917 918 static inline int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no, 919 u8 interrupt_num) 920 { 921 return 0; 922 } 923 924 static inline int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no, 925 u16 interrupt_num) 926 { 927 return 0; 928 } 929 930 static inline int dw_pcie_ep_raise_msix_irq_doorbell(struct dw_pcie_ep *ep, 931 u8 func_no, 932 u16 interrupt_num) 933 { 934 return 0; 935 } 936 937 static inline void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar) 938 { 939 } 940 941 static inline int dw_pcie_ep_hide_ext_capability(struct dw_pcie *pci, 942 u8 prev_cap, u8 cap) 943 { 944 return 0; 945 } 946 947 static inline struct dw_pcie_ep_func * 948 dw_pcie_ep_get_func_from_ep(struct dw_pcie_ep *ep, u8 func_no) 949 { 950 return NULL; 951 } 952 #endif 953 954 #ifdef CONFIG_PCIE_DW_DEBUGFS 955 void dwc_pcie_debugfs_init(struct dw_pcie *pci, enum dw_pcie_device_mode mode); 956 void dwc_pcie_debugfs_deinit(struct dw_pcie *pci); 957 #else 958 static inline void dwc_pcie_debugfs_init(struct dw_pcie *pci, 959 enum dw_pcie_device_mode mode) 960 { 961 } 962 static inline void dwc_pcie_debugfs_deinit(struct dw_pcie *pci) 963 { 964 } 965 #endif 966 967 #endif /* _PCIE_DESIGNWARE_H */ 968