1 /* SPDX-License-Identifier: GPL-2.0 */ 2 /* 3 * Synopsys DesignWare PCIe host controller driver 4 * 5 * Copyright (C) 2013 Samsung Electronics Co., Ltd. 6 * https://www.samsung.com 7 * 8 * Author: Jingoo Han <jg1.han@samsung.com> 9 */ 10 11 #ifndef _PCIE_DESIGNWARE_H 12 #define _PCIE_DESIGNWARE_H 13 14 #include <linux/bitfield.h> 15 #include <linux/bitops.h> 16 #include <linux/clk.h> 17 #include <linux/dma-mapping.h> 18 #include <linux/dma/edma.h> 19 #include <linux/gpio/consumer.h> 20 #include <linux/irq.h> 21 #include <linux/msi.h> 22 #include <linux/pci.h> 23 #include <linux/pci-ecam.h> 24 #include <linux/reset.h> 25 26 #include <linux/pci-epc.h> 27 #include <linux/pci-epf.h> 28 29 #include "../../pci.h" 30 31 /* DWC PCIe IP-core versions (native support since v4.70a) */ 32 #define DW_PCIE_VER_365A 0x3336352a 33 #define DW_PCIE_VER_460A 0x3436302a 34 #define DW_PCIE_VER_470A 0x3437302a 35 #define DW_PCIE_VER_480A 0x3438302a 36 #define DW_PCIE_VER_490A 0x3439302a 37 #define DW_PCIE_VER_520A 0x3532302a 38 #define DW_PCIE_VER_540A 0x3534302a 39 40 #define __dw_pcie_ver_cmp(_pci, _ver, _op) \ 41 ((_pci)->version _op DW_PCIE_VER_ ## _ver) 42 43 #define dw_pcie_ver_is(_pci, _ver) __dw_pcie_ver_cmp(_pci, _ver, ==) 44 45 #define dw_pcie_ver_is_ge(_pci, _ver) __dw_pcie_ver_cmp(_pci, _ver, >=) 46 47 #define dw_pcie_ver_type_is(_pci, _ver, _type) \ 48 (__dw_pcie_ver_cmp(_pci, _ver, ==) && \ 49 __dw_pcie_ver_cmp(_pci, TYPE_ ## _type, ==)) 50 51 #define dw_pcie_ver_type_is_ge(_pci, _ver, _type) \ 52 (__dw_pcie_ver_cmp(_pci, _ver, ==) && \ 53 __dw_pcie_ver_cmp(_pci, TYPE_ ## _type, >=)) 54 55 /* DWC PCIe controller capabilities */ 56 #define DW_PCIE_CAP_REQ_RES 0 57 #define DW_PCIE_CAP_IATU_UNROLL 1 58 #define DW_PCIE_CAP_CDM_CHECK 2 59 60 #define dw_pcie_cap_is(_pci, _cap) \ 61 test_bit(DW_PCIE_CAP_ ## _cap, &(_pci)->caps) 62 63 #define dw_pcie_cap_set(_pci, _cap) \ 64 set_bit(DW_PCIE_CAP_ ## _cap, &(_pci)->caps) 65 66 /* Parameters for the waiting for iATU enabled routine */ 67 #define LINK_WAIT_MAX_IATU_RETRIES 5 68 #define LINK_WAIT_IATU 9 69 70 /* Synopsys-specific PCIe configuration registers */ 71 #define PCIE_PORT_FORCE 0x708 72 #define PORT_FORCE_DO_DESKEW_FOR_SRIS BIT(23) 73 74 #define PCIE_PORT_AFR 0x70C 75 #define PORT_AFR_N_FTS_MASK GENMASK(15, 8) 76 #define PORT_AFR_N_FTS(n) FIELD_PREP(PORT_AFR_N_FTS_MASK, n) 77 #define PORT_AFR_CC_N_FTS_MASK GENMASK(23, 16) 78 #define PORT_AFR_CC_N_FTS(n) FIELD_PREP(PORT_AFR_CC_N_FTS_MASK, n) 79 #define PORT_AFR_ENTER_ASPM BIT(30) 80 #define PORT_AFR_L0S_ENTRANCE_LAT_SHIFT 24 81 #define PORT_AFR_L0S_ENTRANCE_LAT_MASK GENMASK(26, 24) 82 #define PORT_AFR_L1_ENTRANCE_LAT_SHIFT 27 83 #define PORT_AFR_L1_ENTRANCE_LAT_MASK GENMASK(29, 27) 84 85 #define PCIE_PORT_LINK_CONTROL 0x710 86 #define PORT_LINK_DLL_LINK_EN BIT(5) 87 #define PORT_LINK_FAST_LINK_MODE BIT(7) 88 #define PORT_LINK_MODE_MASK GENMASK(21, 16) 89 #define PORT_LINK_MODE(n) FIELD_PREP(PORT_LINK_MODE_MASK, n) 90 #define PORT_LINK_MODE_1_LANES PORT_LINK_MODE(0x1) 91 #define PORT_LINK_MODE_2_LANES PORT_LINK_MODE(0x3) 92 #define PORT_LINK_MODE_4_LANES PORT_LINK_MODE(0x7) 93 #define PORT_LINK_MODE_8_LANES PORT_LINK_MODE(0xf) 94 #define PORT_LINK_MODE_16_LANES PORT_LINK_MODE(0x1f) 95 96 #define PCIE_PORT_LANE_SKEW 0x714 97 #define PORT_LANE_SKEW_INSERT_MASK GENMASK(23, 0) 98 99 #define PCIE_PORT_DEBUG0 0x728 100 #define PORT_LOGIC_LTSSM_STATE_MASK 0x3f 101 #define PORT_LOGIC_LTSSM_STATE_L0 0x11 102 #define PCIE_PORT_DEBUG1 0x72C 103 #define PCIE_PORT_DEBUG1_LINK_UP BIT(4) 104 #define PCIE_PORT_DEBUG1_LINK_IN_TRAINING BIT(29) 105 106 #define PCIE_LINK_WIDTH_SPEED_CONTROL 0x80C 107 #define PORT_LOGIC_N_FTS_MASK GENMASK(7, 0) 108 #define PORT_LOGIC_SPEED_CHANGE BIT(17) 109 #define PORT_LOGIC_LINK_WIDTH_MASK GENMASK(12, 8) 110 #define PORT_LOGIC_LINK_WIDTH(n) FIELD_PREP(PORT_LOGIC_LINK_WIDTH_MASK, n) 111 #define PORT_LOGIC_LINK_WIDTH_1_LANES PORT_LOGIC_LINK_WIDTH(0x1) 112 #define PORT_LOGIC_LINK_WIDTH_2_LANES PORT_LOGIC_LINK_WIDTH(0x2) 113 #define PORT_LOGIC_LINK_WIDTH_4_LANES PORT_LOGIC_LINK_WIDTH(0x4) 114 #define PORT_LOGIC_LINK_WIDTH_8_LANES PORT_LOGIC_LINK_WIDTH(0x8) 115 116 #define PCIE_MSI_ADDR_LO 0x820 117 #define PCIE_MSI_ADDR_HI 0x824 118 #define PCIE_MSI_INTR0_ENABLE 0x828 119 #define PCIE_MSI_INTR0_MASK 0x82C 120 #define PCIE_MSI_INTR0_STATUS 0x830 121 122 #define GEN3_RELATED_OFF 0x890 123 #define GEN3_RELATED_OFF_GEN3_ZRXDC_NONCOMPL BIT(0) 124 #define GEN3_RELATED_OFF_EQ_PHASE_2_3 BIT(9) 125 #define GEN3_RELATED_OFF_RXEQ_RGRDLESS_RXTS BIT(13) 126 #define GEN3_RELATED_OFF_GEN3_EQ_DISABLE BIT(16) 127 #define GEN3_RELATED_OFF_RATE_SHADOW_SEL_SHIFT 24 128 #define GEN3_RELATED_OFF_RATE_SHADOW_SEL_MASK GENMASK(25, 24) 129 130 #define GEN3_EQ_CONTROL_OFF 0x8A8 131 #define GEN3_EQ_CONTROL_OFF_FB_MODE GENMASK(3, 0) 132 #define GEN3_EQ_CONTROL_OFF_PHASE23_EXIT_MODE BIT(4) 133 #define GEN3_EQ_CONTROL_OFF_PSET_REQ_VEC GENMASK(23, 8) 134 #define GEN3_EQ_CONTROL_OFF_FOM_INC_INITIAL_EVAL BIT(24) 135 136 #define GEN3_EQ_FB_MODE_DIR_CHANGE_OFF 0x8AC 137 #define GEN3_EQ_FMDC_T_MIN_PHASE23 GENMASK(4, 0) 138 #define GEN3_EQ_FMDC_N_EVALS GENMASK(9, 5) 139 #define GEN3_EQ_FMDC_MAX_PRE_CURSOR_DELTA GENMASK(13, 10) 140 #define GEN3_EQ_FMDC_MAX_POST_CURSOR_DELTA GENMASK(17, 14) 141 142 #define COHERENCY_CONTROL_1_OFF 0x8E0 143 #define CFG_MEMTYPE_BOUNDARY_LOW_ADDR_MASK GENMASK(31, 2) 144 #define CFG_MEMTYPE_VALUE BIT(0) 145 146 #define COHERENCY_CONTROL_2_OFF 0x8E4 147 #define COHERENCY_CONTROL_3_OFF 0x8E8 148 149 #define PCIE_PORT_MULTI_LANE_CTRL 0x8C0 150 #define PORT_MLTI_UPCFG_SUPPORT BIT(7) 151 152 #define PCIE_VERSION_NUMBER 0x8F8 153 #define PCIE_VERSION_TYPE 0x8FC 154 155 /* 156 * iATU inbound and outbound windows CSRs. Before the IP-core v4.80a each 157 * iATU region CSRs had been indirectly accessible by means of the dedicated 158 * viewport selector. The iATU/eDMA CSRs space was re-designed in DWC PCIe 159 * v4.80a in a way so the viewport was unrolled into the directly accessible 160 * iATU/eDMA CSRs space. 161 */ 162 #define PCIE_ATU_VIEWPORT 0x900 163 #define PCIE_ATU_REGION_DIR_IB BIT(31) 164 #define PCIE_ATU_REGION_DIR_OB 0 165 #define PCIE_ATU_VIEWPORT_BASE 0x904 166 #define PCIE_ATU_UNROLL_BASE(dir, index) \ 167 (((index) << 9) | ((dir == PCIE_ATU_REGION_DIR_IB) ? BIT(8) : 0)) 168 #define PCIE_ATU_VIEWPORT_SIZE 0x2C 169 #define PCIE_ATU_REGION_CTRL1 0x000 170 #define PCIE_ATU_INCREASE_REGION_SIZE BIT(13) 171 #define PCIE_ATU_TYPE_MEM 0x0 172 #define PCIE_ATU_TYPE_IO 0x2 173 #define PCIE_ATU_TYPE_CFG0 0x4 174 #define PCIE_ATU_TYPE_CFG1 0x5 175 #define PCIE_ATU_TYPE_MSG 0x10 176 #define PCIE_ATU_TD BIT(8) 177 #define PCIE_ATU_FUNC_NUM(pf) ((pf) << 20) 178 #define PCIE_ATU_REGION_CTRL2 0x004 179 #define PCIE_ATU_ENABLE BIT(31) 180 #define PCIE_ATU_BAR_MODE_ENABLE BIT(30) 181 #define PCIE_ATU_CFG_SHIFT_MODE_ENABLE BIT(28) 182 #define PCIE_ATU_INHIBIT_PAYLOAD BIT(22) 183 #define PCIE_ATU_FUNC_NUM_MATCH_EN BIT(19) 184 #define PCIE_ATU_LOWER_BASE 0x008 185 #define PCIE_ATU_UPPER_BASE 0x00C 186 #define PCIE_ATU_LIMIT 0x010 187 #define PCIE_ATU_LOWER_TARGET 0x014 188 #define PCIE_ATU_BUS(x) FIELD_PREP(GENMASK(31, 24), x) 189 #define PCIE_ATU_DEV(x) FIELD_PREP(GENMASK(23, 19), x) 190 #define PCIE_ATU_FUNC(x) FIELD_PREP(GENMASK(18, 16), x) 191 #define PCIE_ATU_UPPER_TARGET 0x018 192 #define PCIE_ATU_UPPER_LIMIT 0x020 193 194 #define PCIE_MISC_CONTROL_1_OFF 0x8BC 195 #define PCIE_DBI_RO_WR_EN BIT(0) 196 197 #define PCIE_MSIX_DOORBELL 0x948 198 #define PCIE_MSIX_DOORBELL_PF_SHIFT 24 199 200 /* 201 * eDMA CSRs. DW PCIe IP-core v4.70a and older had the eDMA registers accessible 202 * over the Port Logic registers space. Afterwards the unrolled mapping was 203 * introduced so eDMA and iATU could be accessed via a dedicated registers 204 * space. 205 */ 206 #define PCIE_DMA_VIEWPORT_BASE 0x970 207 #define PCIE_DMA_UNROLL_BASE 0x80000 208 #define PCIE_DMA_CTRL 0x008 209 #define PCIE_DMA_NUM_WR_CHAN GENMASK(3, 0) 210 #define PCIE_DMA_NUM_RD_CHAN GENMASK(19, 16) 211 212 #define PCIE_PL_CHK_REG_CONTROL_STATUS 0xB20 213 #define PCIE_PL_CHK_REG_CHK_REG_START BIT(0) 214 #define PCIE_PL_CHK_REG_CHK_REG_CONTINUOUS BIT(1) 215 #define PCIE_PL_CHK_REG_CHK_REG_COMPARISON_ERROR BIT(16) 216 #define PCIE_PL_CHK_REG_CHK_REG_LOGIC_ERROR BIT(17) 217 #define PCIE_PL_CHK_REG_CHK_REG_COMPLETE BIT(18) 218 219 #define PCIE_PL_CHK_REG_ERR_ADDR 0xB28 220 221 /* 222 * 16.0 GT/s (Gen 4) lane margining register definitions 223 */ 224 #define GEN4_LANE_MARGINING_1_OFF 0xB80 225 #define MARGINING_MAX_VOLTAGE_OFFSET GENMASK(29, 24) 226 #define MARGINING_NUM_VOLTAGE_STEPS GENMASK(22, 16) 227 #define MARGINING_MAX_TIMING_OFFSET GENMASK(13, 8) 228 #define MARGINING_NUM_TIMING_STEPS GENMASK(5, 0) 229 230 #define GEN4_LANE_MARGINING_2_OFF 0xB84 231 #define MARGINING_IND_ERROR_SAMPLER BIT(28) 232 #define MARGINING_SAMPLE_REPORTING_METHOD BIT(27) 233 #define MARGINING_IND_LEFT_RIGHT_TIMING BIT(26) 234 #define MARGINING_IND_UP_DOWN_VOLTAGE BIT(25) 235 #define MARGINING_VOLTAGE_SUPPORTED BIT(24) 236 #define MARGINING_MAXLANES GENMASK(20, 16) 237 #define MARGINING_SAMPLE_RATE_TIMING GENMASK(13, 8) 238 #define MARGINING_SAMPLE_RATE_VOLTAGE GENMASK(5, 0) 239 /* 240 * iATU Unroll-specific register definitions 241 * From 4.80 core version the address translation will be made by unroll 242 */ 243 #define PCIE_ATU_UNR_REGION_CTRL1 0x00 244 #define PCIE_ATU_UNR_REGION_CTRL2 0x04 245 #define PCIE_ATU_UNR_LOWER_BASE 0x08 246 #define PCIE_ATU_UNR_UPPER_BASE 0x0C 247 #define PCIE_ATU_UNR_LOWER_LIMIT 0x10 248 #define PCIE_ATU_UNR_LOWER_TARGET 0x14 249 #define PCIE_ATU_UNR_UPPER_TARGET 0x18 250 #define PCIE_ATU_UNR_UPPER_LIMIT 0x20 251 252 /* 253 * RAS-DES register definitions 254 */ 255 #define PCIE_RAS_DES_EVENT_COUNTER_CONTROL 0x8 256 #define EVENT_COUNTER_ALL_CLEAR 0x3 257 #define EVENT_COUNTER_ENABLE_ALL 0x7 258 #define EVENT_COUNTER_ENABLE_SHIFT 2 259 #define EVENT_COUNTER_EVENT_SEL_MASK GENMASK(7, 0) 260 #define EVENT_COUNTER_EVENT_SEL_SHIFT 16 261 #define EVENT_COUNTER_EVENT_Tx_L0S 0x2 262 #define EVENT_COUNTER_EVENT_Rx_L0S 0x3 263 #define EVENT_COUNTER_EVENT_L1 0x5 264 #define EVENT_COUNTER_EVENT_L1_1 0x7 265 #define EVENT_COUNTER_EVENT_L1_2 0x8 266 #define EVENT_COUNTER_GROUP_SEL_SHIFT 24 267 #define EVENT_COUNTER_GROUP_5 0x5 268 269 #define PCIE_RAS_DES_EVENT_COUNTER_DATA 0xc 270 271 /* PTM register definitions */ 272 #define PTM_RES_REQ_CTRL 0x8 273 #define PTM_RES_CCONTEXT_VALID BIT(0) 274 #define PTM_REQ_AUTO_UPDATE_ENABLED BIT(0) 275 #define PTM_REQ_START_UPDATE BIT(1) 276 277 #define PTM_LOCAL_LSB 0x10 278 #define PTM_LOCAL_MSB 0x14 279 #define PTM_T1_T2_LSB 0x18 280 #define PTM_T1_T2_MSB 0x1c 281 #define PTM_T3_T4_LSB 0x28 282 #define PTM_T3_T4_MSB 0x2c 283 #define PTM_MASTER_LSB 0x38 284 #define PTM_MASTER_MSB 0x3c 285 286 /* 287 * The default address offset between dbi_base and atu_base. Root controller 288 * drivers are not required to initialize atu_base if the offset matches this 289 * default; the driver core automatically derives atu_base from dbi_base using 290 * this offset, if atu_base not set. 291 */ 292 #define DEFAULT_DBI_ATU_OFFSET (0x3 << 20) 293 #define DEFAULT_DBI_DMA_OFFSET PCIE_DMA_UNROLL_BASE 294 295 #define MAX_MSI_IRQS 256 296 #define MAX_MSI_IRQS_PER_CTRL 32 297 #define MAX_MSI_CTRLS (MAX_MSI_IRQS / MAX_MSI_IRQS_PER_CTRL) 298 #define MSI_REG_CTRL_BLOCK_SIZE 12 299 #define MSI_DEF_NUM_VECTORS 32 300 301 /* Maximum number of inbound/outbound iATUs */ 302 #define MAX_IATU_IN 256 303 #define MAX_IATU_OUT 256 304 305 /* Default eDMA LLP memory size */ 306 #define DMA_LLP_MEM_SIZE PAGE_SIZE 307 308 /* Common struct pci_epc_feature bits among DWC EP glue drivers */ 309 #define DWC_EPC_COMMON_FEATURES .dynamic_inbound_mapping = true, \ 310 .subrange_mapping = true 311 312 struct dw_pcie; 313 struct dw_pcie_rp; 314 struct dw_pcie_ep; 315 316 enum dw_pcie_device_mode { 317 DW_PCIE_UNKNOWN_TYPE, 318 DW_PCIE_EP_TYPE, 319 DW_PCIE_LEG_EP_TYPE, 320 DW_PCIE_RC_TYPE, 321 }; 322 323 enum dw_pcie_app_clk { 324 DW_PCIE_DBI_CLK, 325 DW_PCIE_MSTR_CLK, 326 DW_PCIE_SLV_CLK, 327 DW_PCIE_NUM_APP_CLKS 328 }; 329 330 enum dw_pcie_core_clk { 331 DW_PCIE_PIPE_CLK, 332 DW_PCIE_CORE_CLK, 333 DW_PCIE_AUX_CLK, 334 DW_PCIE_REF_CLK, 335 DW_PCIE_NUM_CORE_CLKS 336 }; 337 338 enum dw_pcie_app_rst { 339 DW_PCIE_DBI_RST, 340 DW_PCIE_MSTR_RST, 341 DW_PCIE_SLV_RST, 342 DW_PCIE_NUM_APP_RSTS 343 }; 344 345 enum dw_pcie_core_rst { 346 DW_PCIE_NON_STICKY_RST, 347 DW_PCIE_STICKY_RST, 348 DW_PCIE_CORE_RST, 349 DW_PCIE_PIPE_RST, 350 DW_PCIE_PHY_RST, 351 DW_PCIE_HOT_RST, 352 DW_PCIE_PWR_RST, 353 DW_PCIE_NUM_CORE_RSTS 354 }; 355 356 enum dw_pcie_ltssm { 357 /* Need to align with PCIE_PORT_DEBUG0 bits 0:5 */ 358 DW_PCIE_LTSSM_DETECT_QUIET = 0x0, 359 DW_PCIE_LTSSM_DETECT_ACT = 0x1, 360 DW_PCIE_LTSSM_POLL_ACTIVE = 0x2, 361 DW_PCIE_LTSSM_POLL_COMPLIANCE = 0x3, 362 DW_PCIE_LTSSM_POLL_CONFIG = 0x4, 363 DW_PCIE_LTSSM_PRE_DETECT_QUIET = 0x5, 364 DW_PCIE_LTSSM_DETECT_WAIT = 0x6, 365 DW_PCIE_LTSSM_CFG_LINKWD_START = 0x7, 366 DW_PCIE_LTSSM_CFG_LINKWD_ACEPT = 0x8, 367 DW_PCIE_LTSSM_CFG_LANENUM_WAI = 0x9, 368 DW_PCIE_LTSSM_CFG_LANENUM_ACEPT = 0xa, 369 DW_PCIE_LTSSM_CFG_COMPLETE = 0xb, 370 DW_PCIE_LTSSM_CFG_IDLE = 0xc, 371 DW_PCIE_LTSSM_RCVRY_LOCK = 0xd, 372 DW_PCIE_LTSSM_RCVRY_SPEED = 0xe, 373 DW_PCIE_LTSSM_RCVRY_RCVRCFG = 0xf, 374 DW_PCIE_LTSSM_RCVRY_IDLE = 0x10, 375 DW_PCIE_LTSSM_L0 = 0x11, 376 DW_PCIE_LTSSM_L0S = 0x12, 377 DW_PCIE_LTSSM_L123_SEND_EIDLE = 0x13, 378 DW_PCIE_LTSSM_L1_IDLE = 0x14, 379 DW_PCIE_LTSSM_L2_IDLE = 0x15, 380 DW_PCIE_LTSSM_L2_WAKE = 0x16, 381 DW_PCIE_LTSSM_DISABLED_ENTRY = 0x17, 382 DW_PCIE_LTSSM_DISABLED_IDLE = 0x18, 383 DW_PCIE_LTSSM_DISABLED = 0x19, 384 DW_PCIE_LTSSM_LPBK_ENTRY = 0x1a, 385 DW_PCIE_LTSSM_LPBK_ACTIVE = 0x1b, 386 DW_PCIE_LTSSM_LPBK_EXIT = 0x1c, 387 DW_PCIE_LTSSM_LPBK_EXIT_TIMEOUT = 0x1d, 388 DW_PCIE_LTSSM_HOT_RESET_ENTRY = 0x1e, 389 DW_PCIE_LTSSM_HOT_RESET = 0x1f, 390 DW_PCIE_LTSSM_RCVRY_EQ0 = 0x20, 391 DW_PCIE_LTSSM_RCVRY_EQ1 = 0x21, 392 DW_PCIE_LTSSM_RCVRY_EQ2 = 0x22, 393 DW_PCIE_LTSSM_RCVRY_EQ3 = 0x23, 394 395 /* Vendor glue drivers provide pseudo L1 substates from get_ltssm() */ 396 DW_PCIE_LTSSM_L1_1 = 0x141, 397 DW_PCIE_LTSSM_L1_2 = 0x142, 398 399 DW_PCIE_LTSSM_UNKNOWN = 0xFFFFFFFF, 400 }; 401 402 struct dw_pcie_ob_atu_cfg { 403 int index; 404 int type; 405 u8 func_no; 406 u8 code; 407 u8 routing; 408 u32 ctrl2; 409 u64 parent_bus_addr; 410 u64 pci_addr; 411 u64 size; 412 }; 413 414 struct dw_pcie_host_ops { 415 int (*init)(struct dw_pcie_rp *pp); 416 void (*deinit)(struct dw_pcie_rp *pp); 417 void (*post_init)(struct dw_pcie_rp *pp); 418 int (*msi_init)(struct dw_pcie_rp *pp); 419 void (*pme_turn_off)(struct dw_pcie_rp *pp); 420 }; 421 422 struct dw_pcie_rp { 423 bool use_imsi_rx:1; 424 bool cfg0_io_shared:1; 425 u64 cfg0_base; 426 void __iomem *va_cfg0_base; 427 u32 cfg0_size; 428 resource_size_t io_base; 429 phys_addr_t io_bus_addr; 430 u32 io_size; 431 int irq; 432 const struct dw_pcie_host_ops *ops; 433 int msi_irq[MAX_MSI_CTRLS]; 434 struct irq_domain *irq_domain; 435 dma_addr_t msi_data; 436 struct irq_chip *msi_irq_chip; 437 u32 num_vectors; 438 u32 irq_mask[MAX_MSI_CTRLS]; 439 struct pci_host_bridge *bridge; 440 raw_spinlock_t lock; 441 DECLARE_BITMAP(msi_irq_in_use, MAX_MSI_IRQS); 442 bool use_atu_msg; 443 int msg_atu_index; 444 struct resource *msg_res; 445 struct pci_eq_presets presets; 446 struct pci_config_window *cfg; 447 bool ecam_enabled; 448 bool native_ecam; 449 bool skip_l23_ready; 450 }; 451 452 struct dw_pcie_ep_ops { 453 void (*pre_init)(struct dw_pcie_ep *ep); 454 void (*init)(struct dw_pcie_ep *ep); 455 int (*raise_irq)(struct dw_pcie_ep *ep, u8 func_no, 456 unsigned int type, u16 interrupt_num); 457 const struct pci_epc_features* (*get_features)(struct dw_pcie_ep *ep); 458 /* 459 * Provide a method to implement the different func config space 460 * access for different platform, if different func have different 461 * offset, return the offset of func. if use write a register way 462 * return a 0, and implement code in callback function of platform 463 * driver. 464 */ 465 unsigned int (*get_dbi_offset)(struct dw_pcie_ep *ep, u8 func_no); 466 unsigned int (*get_dbi2_offset)(struct dw_pcie_ep *ep, u8 func_no); 467 }; 468 469 struct dw_pcie_ep_func { 470 struct list_head list; 471 u8 func_no; 472 u8 msi_cap; /* MSI capability offset */ 473 u8 msix_cap; /* MSI-X capability offset */ 474 u8 bar_to_atu[PCI_STD_NUM_BARS]; 475 struct pci_epf_bar *epf_bar[PCI_STD_NUM_BARS]; 476 477 /* Only for Address Match Mode inbound iATU */ 478 u32 *ib_atu_indexes[PCI_STD_NUM_BARS]; 479 unsigned int num_ib_atu_indexes[PCI_STD_NUM_BARS]; 480 }; 481 482 struct dw_pcie_ep { 483 struct pci_epc *epc; 484 struct list_head func_list; 485 const struct dw_pcie_ep_ops *ops; 486 phys_addr_t phys_base; 487 size_t addr_size; 488 size_t page_size; 489 phys_addr_t *outbound_addr; 490 unsigned long *ib_window_map; 491 unsigned long *ob_window_map; 492 void __iomem *msi_mem; 493 phys_addr_t msi_mem_phys; 494 495 /* MSI outbound iATU state */ 496 bool msi_iatu_mapped; 497 u64 msi_msg_addr; 498 size_t msi_map_size; 499 }; 500 501 struct dw_pcie_ops { 502 u64 (*cpu_addr_fixup)(struct dw_pcie *pcie, u64 cpu_addr); 503 u32 (*read_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg, 504 size_t size); 505 void (*write_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg, 506 size_t size, u32 val); 507 void (*write_dbi2)(struct dw_pcie *pcie, void __iomem *base, u32 reg, 508 size_t size, u32 val); 509 bool (*link_up)(struct dw_pcie *pcie); 510 enum dw_pcie_ltssm (*get_ltssm)(struct dw_pcie *pcie); 511 int (*start_link)(struct dw_pcie *pcie); 512 void (*stop_link)(struct dw_pcie *pcie); 513 }; 514 515 struct debugfs_info { 516 struct dentry *debug_dir; 517 void *rasdes_info; 518 }; 519 520 struct dw_pcie { 521 struct device *dev; 522 void __iomem *dbi_base; 523 resource_size_t dbi_phys_addr; 524 void __iomem *dbi_base2; 525 void __iomem *atu_base; 526 void __iomem *elbi_base; 527 resource_size_t atu_phys_addr; 528 size_t atu_size; 529 resource_size_t parent_bus_offset; 530 u32 num_ib_windows; 531 u32 num_ob_windows; 532 u32 region_align; 533 u64 region_limit; 534 struct dw_pcie_rp pp; 535 struct dw_pcie_ep ep; 536 const struct dw_pcie_ops *ops; 537 u32 version; 538 u32 type; 539 unsigned long caps; 540 int num_lanes; 541 int max_link_speed; 542 u8 n_fts[2]; 543 struct dw_edma_chip edma; 544 bool l1ss_support; /* L1 PM Substates support */ 545 struct clk_bulk_data app_clks[DW_PCIE_NUM_APP_CLKS]; 546 struct clk_bulk_data core_clks[DW_PCIE_NUM_CORE_CLKS]; 547 struct reset_control_bulk_data app_rsts[DW_PCIE_NUM_APP_RSTS]; 548 struct reset_control_bulk_data core_rsts[DW_PCIE_NUM_CORE_RSTS]; 549 struct gpio_desc *pe_rst; 550 bool suspended; 551 struct debugfs_info *debugfs; 552 enum dw_pcie_device_mode mode; 553 u16 ptm_vsec_offset; 554 struct pci_ptm_debugfs *ptm_debugfs; 555 556 /* 557 * If iATU input addresses are offset from CPU physical addresses, 558 * we previously required .cpu_addr_fixup() to convert them. We 559 * now rely on the devicetree instead. If .cpu_addr_fixup() 560 * exists, we compare its results with devicetree. 561 * 562 * If .cpu_addr_fixup() does not exist, we assume the offset is 563 * zero and warn if devicetree claims otherwise. If we know all 564 * devicetrees correctly describe the offset, set 565 * use_parent_dt_ranges to true to avoid this warning. 566 */ 567 bool use_parent_dt_ranges; 568 }; 569 570 #define to_dw_pcie_from_pp(port) container_of((port), struct dw_pcie, pp) 571 572 #define to_dw_pcie_from_ep(endpoint) \ 573 container_of((endpoint), struct dw_pcie, ep) 574 575 int dw_pcie_get_resources(struct dw_pcie *pci); 576 577 void dw_pcie_version_detect(struct dw_pcie *pci); 578 579 u8 dw_pcie_find_capability(struct dw_pcie *pci, u8 cap); 580 u16 dw_pcie_find_ext_capability(struct dw_pcie *pci, u8 cap); 581 void dw_pcie_remove_capability(struct dw_pcie *pci, u8 cap); 582 void dw_pcie_remove_ext_capability(struct dw_pcie *pci, u8 cap); 583 u16 dw_pcie_find_rasdes_capability(struct dw_pcie *pci); 584 u16 dw_pcie_find_ptm_capability(struct dw_pcie *pci); 585 586 int dw_pcie_read(void __iomem *addr, int size, u32 *val); 587 int dw_pcie_write(void __iomem *addr, int size, u32 val); 588 589 u32 dw_pcie_read_dbi(struct dw_pcie *pci, u32 reg, size_t size); 590 void dw_pcie_write_dbi(struct dw_pcie *pci, u32 reg, size_t size, u32 val); 591 void dw_pcie_write_dbi2(struct dw_pcie *pci, u32 reg, size_t size, u32 val); 592 bool dw_pcie_link_up(struct dw_pcie *pci); 593 void dw_pcie_upconfig_setup(struct dw_pcie *pci); 594 int dw_pcie_wait_for_link(struct dw_pcie *pci); 595 int dw_pcie_link_get_max_link_width(struct dw_pcie *pci); 596 int dw_pcie_prog_outbound_atu(struct dw_pcie *pci, 597 const struct dw_pcie_ob_atu_cfg *atu); 598 int dw_pcie_prog_inbound_atu(struct dw_pcie *pci, int index, int type, 599 u64 parent_bus_addr, u64 pci_addr, u64 size); 600 int dw_pcie_prog_ep_inbound_atu(struct dw_pcie *pci, u8 func_no, int index, 601 int type, u64 parent_bus_addr, 602 u8 bar, size_t size); 603 void dw_pcie_disable_atu(struct dw_pcie *pci, u32 dir, int index); 604 void dw_pcie_hide_unsupported_l1ss(struct dw_pcie *pci); 605 void dw_pcie_setup(struct dw_pcie *pci); 606 void dw_pcie_iatu_detect(struct dw_pcie *pci); 607 int dw_pcie_edma_detect(struct dw_pcie *pci); 608 void dw_pcie_edma_remove(struct dw_pcie *pci); 609 resource_size_t dw_pcie_parent_bus_offset(struct dw_pcie *pci, 610 const char *reg_name, 611 resource_size_t cpu_phy_addr); 612 613 static inline void dw_pcie_writel_dbi(struct dw_pcie *pci, u32 reg, u32 val) 614 { 615 dw_pcie_write_dbi(pci, reg, 0x4, val); 616 } 617 618 static inline u32 dw_pcie_readl_dbi(struct dw_pcie *pci, u32 reg) 619 { 620 return dw_pcie_read_dbi(pci, reg, 0x4); 621 } 622 623 static inline void dw_pcie_writew_dbi(struct dw_pcie *pci, u32 reg, u16 val) 624 { 625 dw_pcie_write_dbi(pci, reg, 0x2, val); 626 } 627 628 static inline u16 dw_pcie_readw_dbi(struct dw_pcie *pci, u32 reg) 629 { 630 return dw_pcie_read_dbi(pci, reg, 0x2); 631 } 632 633 static inline void dw_pcie_writeb_dbi(struct dw_pcie *pci, u32 reg, u8 val) 634 { 635 dw_pcie_write_dbi(pci, reg, 0x1, val); 636 } 637 638 static inline u8 dw_pcie_readb_dbi(struct dw_pcie *pci, u32 reg) 639 { 640 return dw_pcie_read_dbi(pci, reg, 0x1); 641 } 642 643 static inline void dw_pcie_writel_dbi2(struct dw_pcie *pci, u32 reg, u32 val) 644 { 645 dw_pcie_write_dbi2(pci, reg, 0x4, val); 646 } 647 648 static inline int dw_pcie_read_cfg_byte(struct dw_pcie *pci, int where, 649 u8 *val) 650 { 651 *val = dw_pcie_readb_dbi(pci, where); 652 return PCIBIOS_SUCCESSFUL; 653 } 654 655 static inline int dw_pcie_read_cfg_word(struct dw_pcie *pci, int where, 656 u16 *val) 657 { 658 *val = dw_pcie_readw_dbi(pci, where); 659 return PCIBIOS_SUCCESSFUL; 660 } 661 662 static inline int dw_pcie_read_cfg_dword(struct dw_pcie *pci, int where, 663 u32 *val) 664 { 665 *val = dw_pcie_readl_dbi(pci, where); 666 return PCIBIOS_SUCCESSFUL; 667 } 668 669 static inline unsigned int dw_pcie_ep_get_dbi_offset(struct dw_pcie_ep *ep, 670 u8 func_no) 671 { 672 unsigned int dbi_offset = 0; 673 674 if (ep->ops->get_dbi_offset) 675 dbi_offset = ep->ops->get_dbi_offset(ep, func_no); 676 677 return dbi_offset; 678 } 679 680 static inline u32 dw_pcie_ep_read_dbi(struct dw_pcie_ep *ep, u8 func_no, 681 u32 reg, size_t size) 682 { 683 unsigned int offset = dw_pcie_ep_get_dbi_offset(ep, func_no); 684 struct dw_pcie *pci = to_dw_pcie_from_ep(ep); 685 686 return dw_pcie_read_dbi(pci, offset + reg, size); 687 } 688 689 static inline void dw_pcie_ep_write_dbi(struct dw_pcie_ep *ep, u8 func_no, 690 u32 reg, size_t size, u32 val) 691 { 692 unsigned int offset = dw_pcie_ep_get_dbi_offset(ep, func_no); 693 struct dw_pcie *pci = to_dw_pcie_from_ep(ep); 694 695 dw_pcie_write_dbi(pci, offset + reg, size, val); 696 } 697 698 static inline void dw_pcie_ep_writel_dbi(struct dw_pcie_ep *ep, u8 func_no, 699 u32 reg, u32 val) 700 { 701 dw_pcie_ep_write_dbi(ep, func_no, reg, 0x4, val); 702 } 703 704 static inline u32 dw_pcie_ep_readl_dbi(struct dw_pcie_ep *ep, u8 func_no, 705 u32 reg) 706 { 707 return dw_pcie_ep_read_dbi(ep, func_no, reg, 0x4); 708 } 709 710 static inline void dw_pcie_ep_writew_dbi(struct dw_pcie_ep *ep, u8 func_no, 711 u32 reg, u16 val) 712 { 713 dw_pcie_ep_write_dbi(ep, func_no, reg, 0x2, val); 714 } 715 716 static inline u16 dw_pcie_ep_readw_dbi(struct dw_pcie_ep *ep, u8 func_no, 717 u32 reg) 718 { 719 return dw_pcie_ep_read_dbi(ep, func_no, reg, 0x2); 720 } 721 722 static inline void dw_pcie_ep_writeb_dbi(struct dw_pcie_ep *ep, u8 func_no, 723 u32 reg, u8 val) 724 { 725 dw_pcie_ep_write_dbi(ep, func_no, reg, 0x1, val); 726 } 727 728 static inline u8 dw_pcie_ep_readb_dbi(struct dw_pcie_ep *ep, u8 func_no, 729 u32 reg) 730 { 731 return dw_pcie_ep_read_dbi(ep, func_no, reg, 0x1); 732 } 733 734 static inline int dw_pcie_ep_read_cfg_byte(struct dw_pcie_ep *ep, u8 func_no, 735 int where, u8 *val) 736 { 737 *val = dw_pcie_ep_readb_dbi(ep, func_no, where); 738 return PCIBIOS_SUCCESSFUL; 739 } 740 741 static inline int dw_pcie_ep_read_cfg_word(struct dw_pcie_ep *ep, u8 func_no, 742 int where, u16 *val) 743 { 744 *val = dw_pcie_ep_readw_dbi(ep, func_no, where); 745 return PCIBIOS_SUCCESSFUL; 746 } 747 748 static inline int dw_pcie_ep_read_cfg_dword(struct dw_pcie_ep *ep, u8 func_no, 749 int where, u32 *val) 750 { 751 *val = dw_pcie_ep_readl_dbi(ep, func_no, where); 752 return PCIBIOS_SUCCESSFUL; 753 } 754 755 static inline unsigned int dw_pcie_ep_get_dbi2_offset(struct dw_pcie_ep *ep, 756 u8 func_no) 757 { 758 unsigned int dbi2_offset = 0; 759 760 if (ep->ops->get_dbi2_offset) 761 dbi2_offset = ep->ops->get_dbi2_offset(ep, func_no); 762 else if (ep->ops->get_dbi_offset) /* for backward compatibility */ 763 dbi2_offset = ep->ops->get_dbi_offset(ep, func_no); 764 765 return dbi2_offset; 766 } 767 768 static inline void dw_pcie_ep_write_dbi2(struct dw_pcie_ep *ep, u8 func_no, 769 u32 reg, size_t size, u32 val) 770 { 771 unsigned int offset = dw_pcie_ep_get_dbi2_offset(ep, func_no); 772 struct dw_pcie *pci = to_dw_pcie_from_ep(ep); 773 774 dw_pcie_write_dbi2(pci, offset + reg, size, val); 775 } 776 777 static inline void dw_pcie_ep_writel_dbi2(struct dw_pcie_ep *ep, u8 func_no, 778 u32 reg, u32 val) 779 { 780 dw_pcie_ep_write_dbi2(ep, func_no, reg, 0x4, val); 781 } 782 783 static inline void dw_pcie_dbi_ro_wr_en(struct dw_pcie *pci) 784 { 785 u32 reg; 786 u32 val; 787 788 reg = PCIE_MISC_CONTROL_1_OFF; 789 val = dw_pcie_readl_dbi(pci, reg); 790 val |= PCIE_DBI_RO_WR_EN; 791 dw_pcie_writel_dbi(pci, reg, val); 792 } 793 794 static inline void dw_pcie_dbi_ro_wr_dis(struct dw_pcie *pci) 795 { 796 u32 reg; 797 u32 val; 798 799 reg = PCIE_MISC_CONTROL_1_OFF; 800 val = dw_pcie_readl_dbi(pci, reg); 801 val &= ~PCIE_DBI_RO_WR_EN; 802 dw_pcie_writel_dbi(pci, reg, val); 803 } 804 805 static inline int dw_pcie_start_link(struct dw_pcie *pci) 806 { 807 if (pci->ops && pci->ops->start_link) 808 return pci->ops->start_link(pci); 809 810 return 0; 811 } 812 813 static inline void dw_pcie_stop_link(struct dw_pcie *pci) 814 { 815 if (pci->ops && pci->ops->stop_link) 816 pci->ops->stop_link(pci); 817 } 818 819 static inline enum dw_pcie_ltssm dw_pcie_get_ltssm(struct dw_pcie *pci) 820 { 821 u32 val; 822 823 if (pci->ops && pci->ops->get_ltssm) 824 return pci->ops->get_ltssm(pci); 825 826 val = dw_pcie_readl_dbi(pci, PCIE_PORT_DEBUG0); 827 828 return (enum dw_pcie_ltssm)FIELD_GET(PORT_LOGIC_LTSSM_STATE_MASK, val); 829 } 830 831 const char *dw_pcie_ltssm_status_string(enum dw_pcie_ltssm ltssm); 832 833 #ifdef CONFIG_PCIE_DW_HOST 834 int dw_pcie_suspend_noirq(struct dw_pcie *pci); 835 int dw_pcie_resume_noirq(struct dw_pcie *pci); 836 void dw_handle_msi_irq(struct dw_pcie_rp *pp); 837 void dw_pcie_msi_init(struct dw_pcie_rp *pp); 838 int dw_pcie_msi_host_init(struct dw_pcie_rp *pp); 839 void dw_pcie_free_msi(struct dw_pcie_rp *pp); 840 int dw_pcie_setup_rc(struct dw_pcie_rp *pp); 841 int dw_pcie_host_init(struct dw_pcie_rp *pp); 842 void dw_pcie_host_deinit(struct dw_pcie_rp *pp); 843 int dw_pcie_allocate_domains(struct dw_pcie_rp *pp); 844 void __iomem *dw_pcie_own_conf_map_bus(struct pci_bus *bus, unsigned int devfn, 845 int where); 846 #else 847 static inline int dw_pcie_suspend_noirq(struct dw_pcie *pci) 848 { 849 return 0; 850 } 851 852 static inline int dw_pcie_resume_noirq(struct dw_pcie *pci) 853 { 854 return 0; 855 } 856 857 static inline void dw_handle_msi_irq(struct dw_pcie_rp *pp) { } 858 859 static inline void dw_pcie_msi_init(struct dw_pcie_rp *pp) 860 { } 861 862 static inline int dw_pcie_msi_host_init(struct dw_pcie_rp *pp) 863 { 864 return -ENODEV; 865 } 866 867 static inline void dw_pcie_free_msi(struct dw_pcie_rp *pp) 868 { } 869 870 static inline int dw_pcie_setup_rc(struct dw_pcie_rp *pp) 871 { 872 return 0; 873 } 874 875 static inline int dw_pcie_host_init(struct dw_pcie_rp *pp) 876 { 877 return 0; 878 } 879 880 static inline void dw_pcie_host_deinit(struct dw_pcie_rp *pp) 881 { 882 } 883 884 static inline int dw_pcie_allocate_domains(struct dw_pcie_rp *pp) 885 { 886 return 0; 887 } 888 static inline void __iomem *dw_pcie_own_conf_map_bus(struct pci_bus *bus, 889 unsigned int devfn, 890 int where) 891 { 892 return NULL; 893 } 894 #endif 895 896 #ifdef CONFIG_PCIE_DW_EP 897 void dw_pcie_ep_linkup(struct dw_pcie_ep *ep); 898 void dw_pcie_ep_linkdown(struct dw_pcie_ep *ep); 899 int dw_pcie_ep_init(struct dw_pcie_ep *ep); 900 int dw_pcie_ep_init_registers(struct dw_pcie_ep *ep); 901 void dw_pcie_ep_deinit(struct dw_pcie_ep *ep); 902 void dw_pcie_ep_cleanup(struct dw_pcie_ep *ep); 903 int dw_pcie_ep_raise_intx_irq(struct dw_pcie_ep *ep, u8 func_no); 904 int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no, 905 u8 interrupt_num); 906 int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no, 907 u16 interrupt_num); 908 int dw_pcie_ep_raise_msix_irq_doorbell(struct dw_pcie_ep *ep, u8 func_no, 909 u16 interrupt_num); 910 void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar); 911 struct dw_pcie_ep_func * 912 dw_pcie_ep_get_func_from_ep(struct dw_pcie_ep *ep, u8 func_no); 913 #else 914 static inline void dw_pcie_ep_linkup(struct dw_pcie_ep *ep) 915 { 916 } 917 918 static inline void dw_pcie_ep_linkdown(struct dw_pcie_ep *ep) 919 { 920 } 921 922 static inline int dw_pcie_ep_init(struct dw_pcie_ep *ep) 923 { 924 return 0; 925 } 926 927 static inline int dw_pcie_ep_init_registers(struct dw_pcie_ep *ep) 928 { 929 return 0; 930 } 931 932 static inline void dw_pcie_ep_deinit(struct dw_pcie_ep *ep) 933 { 934 } 935 936 static inline void dw_pcie_ep_cleanup(struct dw_pcie_ep *ep) 937 { 938 } 939 940 static inline int dw_pcie_ep_raise_intx_irq(struct dw_pcie_ep *ep, u8 func_no) 941 { 942 return 0; 943 } 944 945 static inline int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no, 946 u8 interrupt_num) 947 { 948 return 0; 949 } 950 951 static inline int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no, 952 u16 interrupt_num) 953 { 954 return 0; 955 } 956 957 static inline int dw_pcie_ep_raise_msix_irq_doorbell(struct dw_pcie_ep *ep, 958 u8 func_no, 959 u16 interrupt_num) 960 { 961 return 0; 962 } 963 964 static inline void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar) 965 { 966 } 967 968 static inline struct dw_pcie_ep_func * 969 dw_pcie_ep_get_func_from_ep(struct dw_pcie_ep *ep, u8 func_no) 970 { 971 return NULL; 972 } 973 #endif 974 975 #ifdef CONFIG_PCIE_DW_DEBUGFS 976 void dwc_pcie_debugfs_init(struct dw_pcie *pci, enum dw_pcie_device_mode mode); 977 void dwc_pcie_debugfs_deinit(struct dw_pcie *pci); 978 #else 979 static inline void dwc_pcie_debugfs_init(struct dw_pcie *pci, 980 enum dw_pcie_device_mode mode) 981 { 982 } 983 static inline void dwc_pcie_debugfs_deinit(struct dw_pcie *pci) 984 { 985 } 986 #endif 987 988 #endif /* _PCIE_DESIGNWARE_H */ 989