1 /* SPDX-License-Identifier: GPL-2.0 */ 2 /* 3 * Synopsys DesignWare PCIe host controller driver 4 * 5 * Copyright (C) 2013 Samsung Electronics Co., Ltd. 6 * https://www.samsung.com 7 * 8 * Author: Jingoo Han <jg1.han@samsung.com> 9 */ 10 11 #ifndef _PCIE_DESIGNWARE_H 12 #define _PCIE_DESIGNWARE_H 13 14 #include <linux/bitfield.h> 15 #include <linux/bitops.h> 16 #include <linux/clk.h> 17 #include <linux/dma-mapping.h> 18 #include <linux/dma/edma.h> 19 #include <linux/gpio/consumer.h> 20 #include <linux/irq.h> 21 #include <linux/msi.h> 22 #include <linux/pci.h> 23 #include <linux/reset.h> 24 25 #include <linux/pci-epc.h> 26 #include <linux/pci-epf.h> 27 28 #include "../../pci.h" 29 30 /* DWC PCIe IP-core versions (native support since v4.70a) */ 31 #define DW_PCIE_VER_365A 0x3336352a 32 #define DW_PCIE_VER_460A 0x3436302a 33 #define DW_PCIE_VER_470A 0x3437302a 34 #define DW_PCIE_VER_480A 0x3438302a 35 #define DW_PCIE_VER_490A 0x3439302a 36 #define DW_PCIE_VER_520A 0x3532302a 37 #define DW_PCIE_VER_540A 0x3534302a 38 39 #define __dw_pcie_ver_cmp(_pci, _ver, _op) \ 40 ((_pci)->version _op DW_PCIE_VER_ ## _ver) 41 42 #define dw_pcie_ver_is(_pci, _ver) __dw_pcie_ver_cmp(_pci, _ver, ==) 43 44 #define dw_pcie_ver_is_ge(_pci, _ver) __dw_pcie_ver_cmp(_pci, _ver, >=) 45 46 #define dw_pcie_ver_type_is(_pci, _ver, _type) \ 47 (__dw_pcie_ver_cmp(_pci, _ver, ==) && \ 48 __dw_pcie_ver_cmp(_pci, TYPE_ ## _type, ==)) 49 50 #define dw_pcie_ver_type_is_ge(_pci, _ver, _type) \ 51 (__dw_pcie_ver_cmp(_pci, _ver, ==) && \ 52 __dw_pcie_ver_cmp(_pci, TYPE_ ## _type, >=)) 53 54 /* DWC PCIe controller capabilities */ 55 #define DW_PCIE_CAP_REQ_RES 0 56 #define DW_PCIE_CAP_IATU_UNROLL 1 57 #define DW_PCIE_CAP_CDM_CHECK 2 58 59 #define dw_pcie_cap_is(_pci, _cap) \ 60 test_bit(DW_PCIE_CAP_ ## _cap, &(_pci)->caps) 61 62 #define dw_pcie_cap_set(_pci, _cap) \ 63 set_bit(DW_PCIE_CAP_ ## _cap, &(_pci)->caps) 64 65 /* Parameters for the waiting for link up routine */ 66 #define LINK_WAIT_MAX_RETRIES 10 67 #define LINK_WAIT_SLEEP_MS 90 68 69 /* Parameters for the waiting for iATU enabled routine */ 70 #define LINK_WAIT_MAX_IATU_RETRIES 5 71 #define LINK_WAIT_IATU 9 72 73 /* Synopsys-specific PCIe configuration registers */ 74 #define PCIE_PORT_FORCE 0x708 75 #define PORT_FORCE_DO_DESKEW_FOR_SRIS BIT(23) 76 77 #define PCIE_PORT_AFR 0x70C 78 #define PORT_AFR_N_FTS_MASK GENMASK(15, 8) 79 #define PORT_AFR_N_FTS(n) FIELD_PREP(PORT_AFR_N_FTS_MASK, n) 80 #define PORT_AFR_CC_N_FTS_MASK GENMASK(23, 16) 81 #define PORT_AFR_CC_N_FTS(n) FIELD_PREP(PORT_AFR_CC_N_FTS_MASK, n) 82 #define PORT_AFR_ENTER_ASPM BIT(30) 83 #define PORT_AFR_L0S_ENTRANCE_LAT_SHIFT 24 84 #define PORT_AFR_L0S_ENTRANCE_LAT_MASK GENMASK(26, 24) 85 #define PORT_AFR_L1_ENTRANCE_LAT_SHIFT 27 86 #define PORT_AFR_L1_ENTRANCE_LAT_MASK GENMASK(29, 27) 87 88 #define PCIE_PORT_LINK_CONTROL 0x710 89 #define PORT_LINK_DLL_LINK_EN BIT(5) 90 #define PORT_LINK_FAST_LINK_MODE BIT(7) 91 #define PORT_LINK_MODE_MASK GENMASK(21, 16) 92 #define PORT_LINK_MODE(n) FIELD_PREP(PORT_LINK_MODE_MASK, n) 93 #define PORT_LINK_MODE_1_LANES PORT_LINK_MODE(0x1) 94 #define PORT_LINK_MODE_2_LANES PORT_LINK_MODE(0x3) 95 #define PORT_LINK_MODE_4_LANES PORT_LINK_MODE(0x7) 96 #define PORT_LINK_MODE_8_LANES PORT_LINK_MODE(0xf) 97 98 #define PCIE_PORT_LANE_SKEW 0x714 99 #define PORT_LANE_SKEW_INSERT_MASK GENMASK(23, 0) 100 101 #define PCIE_PORT_DEBUG0 0x728 102 #define PORT_LOGIC_LTSSM_STATE_MASK 0x1f 103 #define PORT_LOGIC_LTSSM_STATE_L0 0x11 104 #define PCIE_PORT_DEBUG1 0x72C 105 #define PCIE_PORT_DEBUG1_LINK_UP BIT(4) 106 #define PCIE_PORT_DEBUG1_LINK_IN_TRAINING BIT(29) 107 108 #define PCIE_LINK_WIDTH_SPEED_CONTROL 0x80C 109 #define PORT_LOGIC_N_FTS_MASK GENMASK(7, 0) 110 #define PORT_LOGIC_SPEED_CHANGE BIT(17) 111 #define PORT_LOGIC_LINK_WIDTH_MASK GENMASK(12, 8) 112 #define PORT_LOGIC_LINK_WIDTH(n) FIELD_PREP(PORT_LOGIC_LINK_WIDTH_MASK, n) 113 #define PORT_LOGIC_LINK_WIDTH_1_LANES PORT_LOGIC_LINK_WIDTH(0x1) 114 #define PORT_LOGIC_LINK_WIDTH_2_LANES PORT_LOGIC_LINK_WIDTH(0x2) 115 #define PORT_LOGIC_LINK_WIDTH_4_LANES PORT_LOGIC_LINK_WIDTH(0x4) 116 #define PORT_LOGIC_LINK_WIDTH_8_LANES PORT_LOGIC_LINK_WIDTH(0x8) 117 118 #define PCIE_MSI_ADDR_LO 0x820 119 #define PCIE_MSI_ADDR_HI 0x824 120 #define PCIE_MSI_INTR0_ENABLE 0x828 121 #define PCIE_MSI_INTR0_MASK 0x82C 122 #define PCIE_MSI_INTR0_STATUS 0x830 123 124 #define GEN3_RELATED_OFF 0x890 125 #define GEN3_RELATED_OFF_GEN3_ZRXDC_NONCOMPL BIT(0) 126 #define GEN3_RELATED_OFF_RXEQ_RGRDLESS_RXTS BIT(13) 127 #define GEN3_RELATED_OFF_GEN3_EQ_DISABLE BIT(16) 128 #define GEN3_RELATED_OFF_RATE_SHADOW_SEL_SHIFT 24 129 #define GEN3_RELATED_OFF_RATE_SHADOW_SEL_MASK GENMASK(25, 24) 130 #define GEN3_RELATED_OFF_RATE_SHADOW_SEL_16_0GT 0x1 131 132 #define GEN3_EQ_CONTROL_OFF 0x8A8 133 #define GEN3_EQ_CONTROL_OFF_FB_MODE GENMASK(3, 0) 134 #define GEN3_EQ_CONTROL_OFF_PHASE23_EXIT_MODE BIT(4) 135 #define GEN3_EQ_CONTROL_OFF_PSET_REQ_VEC GENMASK(23, 8) 136 #define GEN3_EQ_CONTROL_OFF_FOM_INC_INITIAL_EVAL BIT(24) 137 138 #define GEN3_EQ_FB_MODE_DIR_CHANGE_OFF 0x8AC 139 #define GEN3_EQ_FMDC_T_MIN_PHASE23 GENMASK(4, 0) 140 #define GEN3_EQ_FMDC_N_EVALS GENMASK(9, 5) 141 #define GEN3_EQ_FMDC_MAX_PRE_CUSROR_DELTA GENMASK(13, 10) 142 #define GEN3_EQ_FMDC_MAX_POST_CUSROR_DELTA GENMASK(17, 14) 143 144 #define PCIE_PORT_MULTI_LANE_CTRL 0x8C0 145 #define PORT_MLTI_UPCFG_SUPPORT BIT(7) 146 147 #define PCIE_VERSION_NUMBER 0x8F8 148 #define PCIE_VERSION_TYPE 0x8FC 149 150 /* 151 * iATU inbound and outbound windows CSRs. Before the IP-core v4.80a each 152 * iATU region CSRs had been indirectly accessible by means of the dedicated 153 * viewport selector. The iATU/eDMA CSRs space was re-designed in DWC PCIe 154 * v4.80a in a way so the viewport was unrolled into the directly accessible 155 * iATU/eDMA CSRs space. 156 */ 157 #define PCIE_ATU_VIEWPORT 0x900 158 #define PCIE_ATU_REGION_DIR_IB BIT(31) 159 #define PCIE_ATU_REGION_DIR_OB 0 160 #define PCIE_ATU_VIEWPORT_BASE 0x904 161 #define PCIE_ATU_UNROLL_BASE(dir, index) \ 162 (((index) << 9) | ((dir == PCIE_ATU_REGION_DIR_IB) ? BIT(8) : 0)) 163 #define PCIE_ATU_VIEWPORT_SIZE 0x2C 164 #define PCIE_ATU_REGION_CTRL1 0x000 165 #define PCIE_ATU_INCREASE_REGION_SIZE BIT(13) 166 #define PCIE_ATU_TYPE_MEM 0x0 167 #define PCIE_ATU_TYPE_IO 0x2 168 #define PCIE_ATU_TYPE_CFG0 0x4 169 #define PCIE_ATU_TYPE_CFG1 0x5 170 #define PCIE_ATU_TYPE_MSG 0x10 171 #define PCIE_ATU_TD BIT(8) 172 #define PCIE_ATU_FUNC_NUM(pf) ((pf) << 20) 173 #define PCIE_ATU_REGION_CTRL2 0x004 174 #define PCIE_ATU_ENABLE BIT(31) 175 #define PCIE_ATU_BAR_MODE_ENABLE BIT(30) 176 #define PCIE_ATU_INHIBIT_PAYLOAD BIT(22) 177 #define PCIE_ATU_FUNC_NUM_MATCH_EN BIT(19) 178 #define PCIE_ATU_LOWER_BASE 0x008 179 #define PCIE_ATU_UPPER_BASE 0x00C 180 #define PCIE_ATU_LIMIT 0x010 181 #define PCIE_ATU_LOWER_TARGET 0x014 182 #define PCIE_ATU_BUS(x) FIELD_PREP(GENMASK(31, 24), x) 183 #define PCIE_ATU_DEV(x) FIELD_PREP(GENMASK(23, 19), x) 184 #define PCIE_ATU_FUNC(x) FIELD_PREP(GENMASK(18, 16), x) 185 #define PCIE_ATU_UPPER_TARGET 0x018 186 #define PCIE_ATU_UPPER_LIMIT 0x020 187 188 #define PCIE_MISC_CONTROL_1_OFF 0x8BC 189 #define PCIE_DBI_RO_WR_EN BIT(0) 190 191 #define PCIE_MSIX_DOORBELL 0x948 192 #define PCIE_MSIX_DOORBELL_PF_SHIFT 24 193 194 /* 195 * eDMA CSRs. DW PCIe IP-core v4.70a and older had the eDMA registers accessible 196 * over the Port Logic registers space. Afterwards the unrolled mapping was 197 * introduced so eDMA and iATU could be accessed via a dedicated registers 198 * space. 199 */ 200 #define PCIE_DMA_VIEWPORT_BASE 0x970 201 #define PCIE_DMA_UNROLL_BASE 0x80000 202 #define PCIE_DMA_CTRL 0x008 203 #define PCIE_DMA_NUM_WR_CHAN GENMASK(3, 0) 204 #define PCIE_DMA_NUM_RD_CHAN GENMASK(19, 16) 205 206 #define PCIE_PL_CHK_REG_CONTROL_STATUS 0xB20 207 #define PCIE_PL_CHK_REG_CHK_REG_START BIT(0) 208 #define PCIE_PL_CHK_REG_CHK_REG_CONTINUOUS BIT(1) 209 #define PCIE_PL_CHK_REG_CHK_REG_COMPARISON_ERROR BIT(16) 210 #define PCIE_PL_CHK_REG_CHK_REG_LOGIC_ERROR BIT(17) 211 #define PCIE_PL_CHK_REG_CHK_REG_COMPLETE BIT(18) 212 213 #define PCIE_PL_CHK_REG_ERR_ADDR 0xB28 214 215 /* 216 * 16.0 GT/s (Gen 4) lane margining register definitions 217 */ 218 #define GEN4_LANE_MARGINING_1_OFF 0xB80 219 #define MARGINING_MAX_VOLTAGE_OFFSET GENMASK(29, 24) 220 #define MARGINING_NUM_VOLTAGE_STEPS GENMASK(22, 16) 221 #define MARGINING_MAX_TIMING_OFFSET GENMASK(13, 8) 222 #define MARGINING_NUM_TIMING_STEPS GENMASK(5, 0) 223 224 #define GEN4_LANE_MARGINING_2_OFF 0xB84 225 #define MARGINING_IND_ERROR_SAMPLER BIT(28) 226 #define MARGINING_SAMPLE_REPORTING_METHOD BIT(27) 227 #define MARGINING_IND_LEFT_RIGHT_TIMING BIT(26) 228 #define MARGINING_IND_UP_DOWN_VOLTAGE BIT(25) 229 #define MARGINING_VOLTAGE_SUPPORTED BIT(24) 230 #define MARGINING_MAXLANES GENMASK(20, 16) 231 #define MARGINING_SAMPLE_RATE_TIMING GENMASK(13, 8) 232 #define MARGINING_SAMPLE_RATE_VOLTAGE GENMASK(5, 0) 233 /* 234 * iATU Unroll-specific register definitions 235 * From 4.80 core version the address translation will be made by unroll 236 */ 237 #define PCIE_ATU_UNR_REGION_CTRL1 0x00 238 #define PCIE_ATU_UNR_REGION_CTRL2 0x04 239 #define PCIE_ATU_UNR_LOWER_BASE 0x08 240 #define PCIE_ATU_UNR_UPPER_BASE 0x0C 241 #define PCIE_ATU_UNR_LOWER_LIMIT 0x10 242 #define PCIE_ATU_UNR_LOWER_TARGET 0x14 243 #define PCIE_ATU_UNR_UPPER_TARGET 0x18 244 #define PCIE_ATU_UNR_UPPER_LIMIT 0x20 245 246 /* 247 * RAS-DES register definitions 248 */ 249 #define PCIE_RAS_DES_EVENT_COUNTER_CONTROL 0x8 250 #define EVENT_COUNTER_ALL_CLEAR 0x3 251 #define EVENT_COUNTER_ENABLE_ALL 0x7 252 #define EVENT_COUNTER_ENABLE_SHIFT 2 253 #define EVENT_COUNTER_EVENT_SEL_MASK GENMASK(7, 0) 254 #define EVENT_COUNTER_EVENT_SEL_SHIFT 16 255 #define EVENT_COUNTER_EVENT_Tx_L0S 0x2 256 #define EVENT_COUNTER_EVENT_Rx_L0S 0x3 257 #define EVENT_COUNTER_EVENT_L1 0x5 258 #define EVENT_COUNTER_EVENT_L1_1 0x7 259 #define EVENT_COUNTER_EVENT_L1_2 0x8 260 #define EVENT_COUNTER_GROUP_SEL_SHIFT 24 261 #define EVENT_COUNTER_GROUP_5 0x5 262 263 #define PCIE_RAS_DES_EVENT_COUNTER_DATA 0xc 264 265 /* PTM register definitions */ 266 #define PTM_RES_REQ_CTRL 0x8 267 #define PTM_RES_CCONTEXT_VALID BIT(0) 268 #define PTM_REQ_AUTO_UPDATE_ENABLED BIT(0) 269 #define PTM_REQ_START_UPDATE BIT(1) 270 271 #define PTM_LOCAL_LSB 0x10 272 #define PTM_LOCAL_MSB 0x14 273 #define PTM_T1_T2_LSB 0x18 274 #define PTM_T1_T2_MSB 0x1c 275 #define PTM_T3_T4_LSB 0x28 276 #define PTM_T3_T4_MSB 0x2c 277 #define PTM_MASTER_LSB 0x38 278 #define PTM_MASTER_MSB 0x3c 279 280 /* 281 * The default address offset between dbi_base and atu_base. Root controller 282 * drivers are not required to initialize atu_base if the offset matches this 283 * default; the driver core automatically derives atu_base from dbi_base using 284 * this offset, if atu_base not set. 285 */ 286 #define DEFAULT_DBI_ATU_OFFSET (0x3 << 20) 287 #define DEFAULT_DBI_DMA_OFFSET PCIE_DMA_UNROLL_BASE 288 289 #define MAX_MSI_IRQS 256 290 #define MAX_MSI_IRQS_PER_CTRL 32 291 #define MAX_MSI_CTRLS (MAX_MSI_IRQS / MAX_MSI_IRQS_PER_CTRL) 292 #define MSI_REG_CTRL_BLOCK_SIZE 12 293 #define MSI_DEF_NUM_VECTORS 32 294 295 /* Maximum number of inbound/outbound iATUs */ 296 #define MAX_IATU_IN 256 297 #define MAX_IATU_OUT 256 298 299 /* Default eDMA LLP memory size */ 300 #define DMA_LLP_MEM_SIZE PAGE_SIZE 301 302 struct dw_pcie; 303 struct dw_pcie_rp; 304 struct dw_pcie_ep; 305 306 enum dw_pcie_device_mode { 307 DW_PCIE_UNKNOWN_TYPE, 308 DW_PCIE_EP_TYPE, 309 DW_PCIE_LEG_EP_TYPE, 310 DW_PCIE_RC_TYPE, 311 }; 312 313 enum dw_pcie_app_clk { 314 DW_PCIE_DBI_CLK, 315 DW_PCIE_MSTR_CLK, 316 DW_PCIE_SLV_CLK, 317 DW_PCIE_NUM_APP_CLKS 318 }; 319 320 enum dw_pcie_core_clk { 321 DW_PCIE_PIPE_CLK, 322 DW_PCIE_CORE_CLK, 323 DW_PCIE_AUX_CLK, 324 DW_PCIE_REF_CLK, 325 DW_PCIE_NUM_CORE_CLKS 326 }; 327 328 enum dw_pcie_app_rst { 329 DW_PCIE_DBI_RST, 330 DW_PCIE_MSTR_RST, 331 DW_PCIE_SLV_RST, 332 DW_PCIE_NUM_APP_RSTS 333 }; 334 335 enum dw_pcie_core_rst { 336 DW_PCIE_NON_STICKY_RST, 337 DW_PCIE_STICKY_RST, 338 DW_PCIE_CORE_RST, 339 DW_PCIE_PIPE_RST, 340 DW_PCIE_PHY_RST, 341 DW_PCIE_HOT_RST, 342 DW_PCIE_PWR_RST, 343 DW_PCIE_NUM_CORE_RSTS 344 }; 345 346 enum dw_pcie_ltssm { 347 /* Need to align with PCIE_PORT_DEBUG0 bits 0:5 */ 348 DW_PCIE_LTSSM_DETECT_QUIET = 0x0, 349 DW_PCIE_LTSSM_DETECT_ACT = 0x1, 350 DW_PCIE_LTSSM_POLL_ACTIVE = 0x2, 351 DW_PCIE_LTSSM_POLL_COMPLIANCE = 0x3, 352 DW_PCIE_LTSSM_POLL_CONFIG = 0x4, 353 DW_PCIE_LTSSM_PRE_DETECT_QUIET = 0x5, 354 DW_PCIE_LTSSM_DETECT_WAIT = 0x6, 355 DW_PCIE_LTSSM_CFG_LINKWD_START = 0x7, 356 DW_PCIE_LTSSM_CFG_LINKWD_ACEPT = 0x8, 357 DW_PCIE_LTSSM_CFG_LANENUM_WAI = 0x9, 358 DW_PCIE_LTSSM_CFG_LANENUM_ACEPT = 0xa, 359 DW_PCIE_LTSSM_CFG_COMPLETE = 0xb, 360 DW_PCIE_LTSSM_CFG_IDLE = 0xc, 361 DW_PCIE_LTSSM_RCVRY_LOCK = 0xd, 362 DW_PCIE_LTSSM_RCVRY_SPEED = 0xe, 363 DW_PCIE_LTSSM_RCVRY_RCVRCFG = 0xf, 364 DW_PCIE_LTSSM_RCVRY_IDLE = 0x10, 365 DW_PCIE_LTSSM_L0 = 0x11, 366 DW_PCIE_LTSSM_L0S = 0x12, 367 DW_PCIE_LTSSM_L123_SEND_EIDLE = 0x13, 368 DW_PCIE_LTSSM_L1_IDLE = 0x14, 369 DW_PCIE_LTSSM_L2_IDLE = 0x15, 370 DW_PCIE_LTSSM_L2_WAKE = 0x16, 371 DW_PCIE_LTSSM_DISABLED_ENTRY = 0x17, 372 DW_PCIE_LTSSM_DISABLED_IDLE = 0x18, 373 DW_PCIE_LTSSM_DISABLED = 0x19, 374 DW_PCIE_LTSSM_LPBK_ENTRY = 0x1a, 375 DW_PCIE_LTSSM_LPBK_ACTIVE = 0x1b, 376 DW_PCIE_LTSSM_LPBK_EXIT = 0x1c, 377 DW_PCIE_LTSSM_LPBK_EXIT_TIMEOUT = 0x1d, 378 DW_PCIE_LTSSM_HOT_RESET_ENTRY = 0x1e, 379 DW_PCIE_LTSSM_HOT_RESET = 0x1f, 380 DW_PCIE_LTSSM_RCVRY_EQ0 = 0x20, 381 DW_PCIE_LTSSM_RCVRY_EQ1 = 0x21, 382 DW_PCIE_LTSSM_RCVRY_EQ2 = 0x22, 383 DW_PCIE_LTSSM_RCVRY_EQ3 = 0x23, 384 385 DW_PCIE_LTSSM_UNKNOWN = 0xFFFFFFFF, 386 }; 387 388 struct dw_pcie_ob_atu_cfg { 389 int index; 390 int type; 391 u8 func_no; 392 u8 code; 393 u8 routing; 394 u64 parent_bus_addr; 395 u64 pci_addr; 396 u64 size; 397 }; 398 399 struct dw_pcie_host_ops { 400 int (*init)(struct dw_pcie_rp *pp); 401 void (*deinit)(struct dw_pcie_rp *pp); 402 void (*post_init)(struct dw_pcie_rp *pp); 403 int (*msi_init)(struct dw_pcie_rp *pp); 404 void (*pme_turn_off)(struct dw_pcie_rp *pp); 405 }; 406 407 struct dw_pcie_rp { 408 bool has_msi_ctrl:1; 409 bool cfg0_io_shared:1; 410 u64 cfg0_base; 411 void __iomem *va_cfg0_base; 412 u32 cfg0_size; 413 resource_size_t io_base; 414 phys_addr_t io_bus_addr; 415 u32 io_size; 416 int irq; 417 const struct dw_pcie_host_ops *ops; 418 int msi_irq[MAX_MSI_CTRLS]; 419 struct irq_domain *irq_domain; 420 struct irq_domain *msi_domain; 421 dma_addr_t msi_data; 422 struct irq_chip *msi_irq_chip; 423 u32 num_vectors; 424 u32 irq_mask[MAX_MSI_CTRLS]; 425 struct pci_host_bridge *bridge; 426 raw_spinlock_t lock; 427 DECLARE_BITMAP(msi_irq_in_use, MAX_MSI_IRQS); 428 bool use_atu_msg; 429 int msg_atu_index; 430 struct resource *msg_res; 431 bool use_linkup_irq; 432 struct pci_eq_presets presets; 433 }; 434 435 struct dw_pcie_ep_ops { 436 void (*pre_init)(struct dw_pcie_ep *ep); 437 void (*init)(struct dw_pcie_ep *ep); 438 int (*raise_irq)(struct dw_pcie_ep *ep, u8 func_no, 439 unsigned int type, u16 interrupt_num); 440 const struct pci_epc_features* (*get_features)(struct dw_pcie_ep *ep); 441 /* 442 * Provide a method to implement the different func config space 443 * access for different platform, if different func have different 444 * offset, return the offset of func. if use write a register way 445 * return a 0, and implement code in callback function of platform 446 * driver. 447 */ 448 unsigned int (*get_dbi_offset)(struct dw_pcie_ep *ep, u8 func_no); 449 unsigned int (*get_dbi2_offset)(struct dw_pcie_ep *ep, u8 func_no); 450 }; 451 452 struct dw_pcie_ep_func { 453 struct list_head list; 454 u8 func_no; 455 u8 msi_cap; /* MSI capability offset */ 456 u8 msix_cap; /* MSI-X capability offset */ 457 }; 458 459 struct dw_pcie_ep { 460 struct pci_epc *epc; 461 struct list_head func_list; 462 const struct dw_pcie_ep_ops *ops; 463 phys_addr_t phys_base; 464 size_t addr_size; 465 size_t page_size; 466 u8 bar_to_atu[PCI_STD_NUM_BARS]; 467 phys_addr_t *outbound_addr; 468 unsigned long *ib_window_map; 469 unsigned long *ob_window_map; 470 void __iomem *msi_mem; 471 phys_addr_t msi_mem_phys; 472 struct pci_epf_bar *epf_bar[PCI_STD_NUM_BARS]; 473 }; 474 475 struct dw_pcie_ops { 476 u64 (*cpu_addr_fixup)(struct dw_pcie *pcie, u64 cpu_addr); 477 u32 (*read_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg, 478 size_t size); 479 void (*write_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg, 480 size_t size, u32 val); 481 void (*write_dbi2)(struct dw_pcie *pcie, void __iomem *base, u32 reg, 482 size_t size, u32 val); 483 bool (*link_up)(struct dw_pcie *pcie); 484 enum dw_pcie_ltssm (*get_ltssm)(struct dw_pcie *pcie); 485 int (*start_link)(struct dw_pcie *pcie); 486 void (*stop_link)(struct dw_pcie *pcie); 487 }; 488 489 struct debugfs_info { 490 struct dentry *debug_dir; 491 void *rasdes_info; 492 }; 493 494 struct dw_pcie { 495 struct device *dev; 496 void __iomem *dbi_base; 497 resource_size_t dbi_phys_addr; 498 void __iomem *dbi_base2; 499 void __iomem *atu_base; 500 resource_size_t atu_phys_addr; 501 size_t atu_size; 502 resource_size_t parent_bus_offset; 503 u32 num_ib_windows; 504 u32 num_ob_windows; 505 u32 region_align; 506 u64 region_limit; 507 struct dw_pcie_rp pp; 508 struct dw_pcie_ep ep; 509 const struct dw_pcie_ops *ops; 510 u32 version; 511 u32 type; 512 unsigned long caps; 513 int num_lanes; 514 int max_link_speed; 515 u8 n_fts[2]; 516 struct dw_edma_chip edma; 517 struct clk_bulk_data app_clks[DW_PCIE_NUM_APP_CLKS]; 518 struct clk_bulk_data core_clks[DW_PCIE_NUM_CORE_CLKS]; 519 struct reset_control_bulk_data app_rsts[DW_PCIE_NUM_APP_RSTS]; 520 struct reset_control_bulk_data core_rsts[DW_PCIE_NUM_CORE_RSTS]; 521 struct gpio_desc *pe_rst; 522 bool suspended; 523 struct debugfs_info *debugfs; 524 enum dw_pcie_device_mode mode; 525 u16 ptm_vsec_offset; 526 struct pci_ptm_debugfs *ptm_debugfs; 527 528 /* 529 * If iATU input addresses are offset from CPU physical addresses, 530 * we previously required .cpu_addr_fixup() to convert them. We 531 * now rely on the devicetree instead. If .cpu_addr_fixup() 532 * exists, we compare its results with devicetree. 533 * 534 * If .cpu_addr_fixup() does not exist, we assume the offset is 535 * zero and warn if devicetree claims otherwise. If we know all 536 * devicetrees correctly describe the offset, set 537 * use_parent_dt_ranges to true to avoid this warning. 538 */ 539 bool use_parent_dt_ranges; 540 }; 541 542 #define to_dw_pcie_from_pp(port) container_of((port), struct dw_pcie, pp) 543 544 #define to_dw_pcie_from_ep(endpoint) \ 545 container_of((endpoint), struct dw_pcie, ep) 546 547 int dw_pcie_get_resources(struct dw_pcie *pci); 548 549 void dw_pcie_version_detect(struct dw_pcie *pci); 550 551 u8 dw_pcie_find_capability(struct dw_pcie *pci, u8 cap); 552 u16 dw_pcie_find_ext_capability(struct dw_pcie *pci, u8 cap); 553 u16 dw_pcie_find_rasdes_capability(struct dw_pcie *pci); 554 u16 dw_pcie_find_ptm_capability(struct dw_pcie *pci); 555 556 int dw_pcie_read(void __iomem *addr, int size, u32 *val); 557 int dw_pcie_write(void __iomem *addr, int size, u32 val); 558 559 u32 dw_pcie_read_dbi(struct dw_pcie *pci, u32 reg, size_t size); 560 void dw_pcie_write_dbi(struct dw_pcie *pci, u32 reg, size_t size, u32 val); 561 void dw_pcie_write_dbi2(struct dw_pcie *pci, u32 reg, size_t size, u32 val); 562 bool dw_pcie_link_up(struct dw_pcie *pci); 563 void dw_pcie_upconfig_setup(struct dw_pcie *pci); 564 int dw_pcie_wait_for_link(struct dw_pcie *pci); 565 int dw_pcie_link_get_max_link_width(struct dw_pcie *pci); 566 int dw_pcie_prog_outbound_atu(struct dw_pcie *pci, 567 const struct dw_pcie_ob_atu_cfg *atu); 568 int dw_pcie_prog_inbound_atu(struct dw_pcie *pci, int index, int type, 569 u64 parent_bus_addr, u64 pci_addr, u64 size); 570 int dw_pcie_prog_ep_inbound_atu(struct dw_pcie *pci, u8 func_no, int index, 571 int type, u64 parent_bus_addr, 572 u8 bar, size_t size); 573 void dw_pcie_disable_atu(struct dw_pcie *pci, u32 dir, int index); 574 void dw_pcie_setup(struct dw_pcie *pci); 575 void dw_pcie_iatu_detect(struct dw_pcie *pci); 576 int dw_pcie_edma_detect(struct dw_pcie *pci); 577 void dw_pcie_edma_remove(struct dw_pcie *pci); 578 resource_size_t dw_pcie_parent_bus_offset(struct dw_pcie *pci, 579 const char *reg_name, 580 resource_size_t cpu_phy_addr); 581 582 static inline void dw_pcie_writel_dbi(struct dw_pcie *pci, u32 reg, u32 val) 583 { 584 dw_pcie_write_dbi(pci, reg, 0x4, val); 585 } 586 587 static inline u32 dw_pcie_readl_dbi(struct dw_pcie *pci, u32 reg) 588 { 589 return dw_pcie_read_dbi(pci, reg, 0x4); 590 } 591 592 static inline void dw_pcie_writew_dbi(struct dw_pcie *pci, u32 reg, u16 val) 593 { 594 dw_pcie_write_dbi(pci, reg, 0x2, val); 595 } 596 597 static inline u16 dw_pcie_readw_dbi(struct dw_pcie *pci, u32 reg) 598 { 599 return dw_pcie_read_dbi(pci, reg, 0x2); 600 } 601 602 static inline void dw_pcie_writeb_dbi(struct dw_pcie *pci, u32 reg, u8 val) 603 { 604 dw_pcie_write_dbi(pci, reg, 0x1, val); 605 } 606 607 static inline u8 dw_pcie_readb_dbi(struct dw_pcie *pci, u32 reg) 608 { 609 return dw_pcie_read_dbi(pci, reg, 0x1); 610 } 611 612 static inline void dw_pcie_writel_dbi2(struct dw_pcie *pci, u32 reg, u32 val) 613 { 614 dw_pcie_write_dbi2(pci, reg, 0x4, val); 615 } 616 617 static inline unsigned int dw_pcie_ep_get_dbi_offset(struct dw_pcie_ep *ep, 618 u8 func_no) 619 { 620 unsigned int dbi_offset = 0; 621 622 if (ep->ops->get_dbi_offset) 623 dbi_offset = ep->ops->get_dbi_offset(ep, func_no); 624 625 return dbi_offset; 626 } 627 628 static inline u32 dw_pcie_ep_read_dbi(struct dw_pcie_ep *ep, u8 func_no, 629 u32 reg, size_t size) 630 { 631 unsigned int offset = dw_pcie_ep_get_dbi_offset(ep, func_no); 632 struct dw_pcie *pci = to_dw_pcie_from_ep(ep); 633 634 return dw_pcie_read_dbi(pci, offset + reg, size); 635 } 636 637 static inline void dw_pcie_ep_write_dbi(struct dw_pcie_ep *ep, u8 func_no, 638 u32 reg, size_t size, u32 val) 639 { 640 unsigned int offset = dw_pcie_ep_get_dbi_offset(ep, func_no); 641 struct dw_pcie *pci = to_dw_pcie_from_ep(ep); 642 643 dw_pcie_write_dbi(pci, offset + reg, size, val); 644 } 645 646 static inline void dw_pcie_ep_writel_dbi(struct dw_pcie_ep *ep, u8 func_no, 647 u32 reg, u32 val) 648 { 649 dw_pcie_ep_write_dbi(ep, func_no, reg, 0x4, val); 650 } 651 652 static inline u32 dw_pcie_ep_readl_dbi(struct dw_pcie_ep *ep, u8 func_no, 653 u32 reg) 654 { 655 return dw_pcie_ep_read_dbi(ep, func_no, reg, 0x4); 656 } 657 658 static inline void dw_pcie_ep_writew_dbi(struct dw_pcie_ep *ep, u8 func_no, 659 u32 reg, u16 val) 660 { 661 dw_pcie_ep_write_dbi(ep, func_no, reg, 0x2, val); 662 } 663 664 static inline u16 dw_pcie_ep_readw_dbi(struct dw_pcie_ep *ep, u8 func_no, 665 u32 reg) 666 { 667 return dw_pcie_ep_read_dbi(ep, func_no, reg, 0x2); 668 } 669 670 static inline void dw_pcie_ep_writeb_dbi(struct dw_pcie_ep *ep, u8 func_no, 671 u32 reg, u8 val) 672 { 673 dw_pcie_ep_write_dbi(ep, func_no, reg, 0x1, val); 674 } 675 676 static inline u8 dw_pcie_ep_readb_dbi(struct dw_pcie_ep *ep, u8 func_no, 677 u32 reg) 678 { 679 return dw_pcie_ep_read_dbi(ep, func_no, reg, 0x1); 680 } 681 682 static inline unsigned int dw_pcie_ep_get_dbi2_offset(struct dw_pcie_ep *ep, 683 u8 func_no) 684 { 685 unsigned int dbi2_offset = 0; 686 687 if (ep->ops->get_dbi2_offset) 688 dbi2_offset = ep->ops->get_dbi2_offset(ep, func_no); 689 else if (ep->ops->get_dbi_offset) /* for backward compatibility */ 690 dbi2_offset = ep->ops->get_dbi_offset(ep, func_no); 691 692 return dbi2_offset; 693 } 694 695 static inline void dw_pcie_ep_write_dbi2(struct dw_pcie_ep *ep, u8 func_no, 696 u32 reg, size_t size, u32 val) 697 { 698 unsigned int offset = dw_pcie_ep_get_dbi2_offset(ep, func_no); 699 struct dw_pcie *pci = to_dw_pcie_from_ep(ep); 700 701 dw_pcie_write_dbi2(pci, offset + reg, size, val); 702 } 703 704 static inline void dw_pcie_ep_writel_dbi2(struct dw_pcie_ep *ep, u8 func_no, 705 u32 reg, u32 val) 706 { 707 dw_pcie_ep_write_dbi2(ep, func_no, reg, 0x4, val); 708 } 709 710 static inline void dw_pcie_dbi_ro_wr_en(struct dw_pcie *pci) 711 { 712 u32 reg; 713 u32 val; 714 715 reg = PCIE_MISC_CONTROL_1_OFF; 716 val = dw_pcie_readl_dbi(pci, reg); 717 val |= PCIE_DBI_RO_WR_EN; 718 dw_pcie_writel_dbi(pci, reg, val); 719 } 720 721 static inline void dw_pcie_dbi_ro_wr_dis(struct dw_pcie *pci) 722 { 723 u32 reg; 724 u32 val; 725 726 reg = PCIE_MISC_CONTROL_1_OFF; 727 val = dw_pcie_readl_dbi(pci, reg); 728 val &= ~PCIE_DBI_RO_WR_EN; 729 dw_pcie_writel_dbi(pci, reg, val); 730 } 731 732 static inline int dw_pcie_start_link(struct dw_pcie *pci) 733 { 734 if (pci->ops && pci->ops->start_link) 735 return pci->ops->start_link(pci); 736 737 return 0; 738 } 739 740 static inline void dw_pcie_stop_link(struct dw_pcie *pci) 741 { 742 if (pci->ops && pci->ops->stop_link) 743 pci->ops->stop_link(pci); 744 } 745 746 static inline enum dw_pcie_ltssm dw_pcie_get_ltssm(struct dw_pcie *pci) 747 { 748 u32 val; 749 750 if (pci->ops && pci->ops->get_ltssm) 751 return pci->ops->get_ltssm(pci); 752 753 val = dw_pcie_readl_dbi(pci, PCIE_PORT_DEBUG0); 754 755 return (enum dw_pcie_ltssm)FIELD_GET(PORT_LOGIC_LTSSM_STATE_MASK, val); 756 } 757 758 #ifdef CONFIG_PCIE_DW_HOST 759 int dw_pcie_suspend_noirq(struct dw_pcie *pci); 760 int dw_pcie_resume_noirq(struct dw_pcie *pci); 761 irqreturn_t dw_handle_msi_irq(struct dw_pcie_rp *pp); 762 int dw_pcie_setup_rc(struct dw_pcie_rp *pp); 763 int dw_pcie_host_init(struct dw_pcie_rp *pp); 764 void dw_pcie_host_deinit(struct dw_pcie_rp *pp); 765 int dw_pcie_allocate_domains(struct dw_pcie_rp *pp); 766 void __iomem *dw_pcie_own_conf_map_bus(struct pci_bus *bus, unsigned int devfn, 767 int where); 768 #else 769 static inline int dw_pcie_suspend_noirq(struct dw_pcie *pci) 770 { 771 return 0; 772 } 773 774 static inline int dw_pcie_resume_noirq(struct dw_pcie *pci) 775 { 776 return 0; 777 } 778 779 static inline irqreturn_t dw_handle_msi_irq(struct dw_pcie_rp *pp) 780 { 781 return IRQ_NONE; 782 } 783 784 static inline int dw_pcie_setup_rc(struct dw_pcie_rp *pp) 785 { 786 return 0; 787 } 788 789 static inline int dw_pcie_host_init(struct dw_pcie_rp *pp) 790 { 791 return 0; 792 } 793 794 static inline void dw_pcie_host_deinit(struct dw_pcie_rp *pp) 795 { 796 } 797 798 static inline int dw_pcie_allocate_domains(struct dw_pcie_rp *pp) 799 { 800 return 0; 801 } 802 static inline void __iomem *dw_pcie_own_conf_map_bus(struct pci_bus *bus, 803 unsigned int devfn, 804 int where) 805 { 806 return NULL; 807 } 808 #endif 809 810 #ifdef CONFIG_PCIE_DW_EP 811 void dw_pcie_ep_linkup(struct dw_pcie_ep *ep); 812 void dw_pcie_ep_linkdown(struct dw_pcie_ep *ep); 813 int dw_pcie_ep_init(struct dw_pcie_ep *ep); 814 int dw_pcie_ep_init_registers(struct dw_pcie_ep *ep); 815 void dw_pcie_ep_deinit(struct dw_pcie_ep *ep); 816 void dw_pcie_ep_cleanup(struct dw_pcie_ep *ep); 817 int dw_pcie_ep_raise_intx_irq(struct dw_pcie_ep *ep, u8 func_no); 818 int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no, 819 u8 interrupt_num); 820 int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no, 821 u16 interrupt_num); 822 int dw_pcie_ep_raise_msix_irq_doorbell(struct dw_pcie_ep *ep, u8 func_no, 823 u16 interrupt_num); 824 void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar); 825 int dw_pcie_ep_hide_ext_capability(struct dw_pcie *pci, u8 prev_cap, u8 cap); 826 struct dw_pcie_ep_func * 827 dw_pcie_ep_get_func_from_ep(struct dw_pcie_ep *ep, u8 func_no); 828 #else 829 static inline void dw_pcie_ep_linkup(struct dw_pcie_ep *ep) 830 { 831 } 832 833 static inline void dw_pcie_ep_linkdown(struct dw_pcie_ep *ep) 834 { 835 } 836 837 static inline int dw_pcie_ep_init(struct dw_pcie_ep *ep) 838 { 839 return 0; 840 } 841 842 static inline int dw_pcie_ep_init_registers(struct dw_pcie_ep *ep) 843 { 844 return 0; 845 } 846 847 static inline void dw_pcie_ep_deinit(struct dw_pcie_ep *ep) 848 { 849 } 850 851 static inline void dw_pcie_ep_cleanup(struct dw_pcie_ep *ep) 852 { 853 } 854 855 static inline int dw_pcie_ep_raise_intx_irq(struct dw_pcie_ep *ep, u8 func_no) 856 { 857 return 0; 858 } 859 860 static inline int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no, 861 u8 interrupt_num) 862 { 863 return 0; 864 } 865 866 static inline int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no, 867 u16 interrupt_num) 868 { 869 return 0; 870 } 871 872 static inline int dw_pcie_ep_raise_msix_irq_doorbell(struct dw_pcie_ep *ep, 873 u8 func_no, 874 u16 interrupt_num) 875 { 876 return 0; 877 } 878 879 static inline void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar) 880 { 881 } 882 883 static inline int dw_pcie_ep_hide_ext_capability(struct dw_pcie *pci, 884 u8 prev_cap, u8 cap) 885 { 886 return 0; 887 } 888 889 static inline struct dw_pcie_ep_func * 890 dw_pcie_ep_get_func_from_ep(struct dw_pcie_ep *ep, u8 func_no) 891 { 892 return NULL; 893 } 894 #endif 895 896 #ifdef CONFIG_PCIE_DW_DEBUGFS 897 void dwc_pcie_debugfs_init(struct dw_pcie *pci, enum dw_pcie_device_mode mode); 898 void dwc_pcie_debugfs_deinit(struct dw_pcie *pci); 899 #else 900 static inline void dwc_pcie_debugfs_init(struct dw_pcie *pci, 901 enum dw_pcie_device_mode mode) 902 { 903 } 904 static inline void dwc_pcie_debugfs_deinit(struct dw_pcie *pci) 905 { 906 } 907 #endif 908 909 #endif /* _PCIE_DESIGNWARE_H */ 910