1888cdb89SClément Léger /* SPDX-License-Identifier: GPL-2.0-only */ 2888cdb89SClément Léger /* 3888cdb89SClément Léger * Copyright (C) 2022 Schneider Electric 4888cdb89SClément Léger * 5888cdb89SClément Léger * Clément Léger <clement.leger@bootlin.com> 6888cdb89SClément Léger */ 7888cdb89SClément Léger 8888cdb89SClément Léger #include <linux/clk.h> 9888cdb89SClément Léger #include <linux/debugfs.h> 10888cdb89SClément Léger #include <linux/kernel.h> 11888cdb89SClément Léger #include <linux/module.h> 12888cdb89SClément Léger #include <linux/of.h> 13888cdb89SClément Léger #include <linux/of_mdio.h> 14888cdb89SClément Léger #include <linux/platform_device.h> 15888cdb89SClément Léger #include <linux/pcs-rzn1-miic.h> 16888cdb89SClément Léger #include <net/dsa.h> 17888cdb89SClément Léger 18888cdb89SClément Léger #define A5PSW_REVISION 0x0 19888cdb89SClément Léger #define A5PSW_PORT_OFFSET(port) (0x400 * (port)) 20888cdb89SClément Léger 21888cdb89SClément Léger #define A5PSW_PORT_ENA 0x8 22888cdb89SClément Léger #define A5PSW_PORT_ENA_RX_SHIFT 16 23888cdb89SClément Léger #define A5PSW_PORT_ENA_TX_RX(port) (BIT((port) + A5PSW_PORT_ENA_RX_SHIFT) | \ 24888cdb89SClément Léger BIT(port)) 25888cdb89SClément Léger #define A5PSW_UCAST_DEF_MASK 0xC 26888cdb89SClément Léger 27888cdb89SClément Léger #define A5PSW_VLAN_VERIFY 0x10 28888cdb89SClément Léger #define A5PSW_VLAN_VERI_SHIFT 0 29888cdb89SClément Léger #define A5PSW_VLAN_DISC_SHIFT 16 30888cdb89SClément Léger 31888cdb89SClément Léger #define A5PSW_BCAST_DEF_MASK 0x14 32888cdb89SClément Léger #define A5PSW_MCAST_DEF_MASK 0x18 33888cdb89SClément Léger 34888cdb89SClément Léger #define A5PSW_INPUT_LEARN 0x1C 35888cdb89SClément Léger #define A5PSW_INPUT_LEARN_DIS(p) BIT((p) + 16) 36888cdb89SClément Léger #define A5PSW_INPUT_LEARN_BLOCK(p) BIT(p) 37888cdb89SClément Léger 38888cdb89SClément Léger #define A5PSW_MGMT_CFG 0x20 39888cdb89SClément Léger #define A5PSW_MGMT_CFG_DISCARD BIT(7) 40888cdb89SClément Léger 41888cdb89SClément Léger #define A5PSW_MODE_CFG 0x24 42888cdb89SClément Léger #define A5PSW_MODE_STATS_RESET BIT(31) 43888cdb89SClément Léger 44888cdb89SClément Léger #define A5PSW_VLAN_IN_MODE 0x28 45888cdb89SClément Léger #define A5PSW_VLAN_IN_MODE_PORT_SHIFT(port) ((port) * 2) 46888cdb89SClément Léger #define A5PSW_VLAN_IN_MODE_PORT(port) (GENMASK(1, 0) << \ 47888cdb89SClément Léger A5PSW_VLAN_IN_MODE_PORT_SHIFT(port)) 48888cdb89SClément Léger #define A5PSW_VLAN_IN_MODE_SINGLE_PASSTHROUGH 0x0 49888cdb89SClément Léger #define A5PSW_VLAN_IN_MODE_SINGLE_REPLACE 0x1 50888cdb89SClément Léger #define A5PSW_VLAN_IN_MODE_TAG_ALWAYS 0x2 51888cdb89SClément Léger 52888cdb89SClément Léger #define A5PSW_VLAN_OUT_MODE 0x2C 53888cdb89SClément Léger #define A5PSW_VLAN_OUT_MODE_PORT(port) (GENMASK(1, 0) << ((port) * 2)) 54888cdb89SClément Léger #define A5PSW_VLAN_OUT_MODE_DIS 0x0 55888cdb89SClément Léger #define A5PSW_VLAN_OUT_MODE_STRIP 0x1 56888cdb89SClément Léger #define A5PSW_VLAN_OUT_MODE_TAG_THROUGH 0x2 57888cdb89SClément Léger #define A5PSW_VLAN_OUT_MODE_TRANSPARENT 0x3 58888cdb89SClément Léger 59888cdb89SClément Léger #define A5PSW_VLAN_IN_MODE_ENA 0x30 60888cdb89SClément Léger #define A5PSW_VLAN_TAG_ID 0x34 61888cdb89SClément Léger 62888cdb89SClément Léger #define A5PSW_SYSTEM_TAGINFO(port) (0x200 + A5PSW_PORT_OFFSET(port)) 63888cdb89SClément Léger 64888cdb89SClément Léger #define A5PSW_AUTH_PORT(port) (0x240 + 4 * (port)) 65888cdb89SClément Léger #define A5PSW_AUTH_PORT_AUTHORIZED BIT(0) 66888cdb89SClément Léger 67888cdb89SClément Léger #define A5PSW_VLAN_RES(entry) (0x280 + 4 * (entry)) 68888cdb89SClément Léger #define A5PSW_VLAN_RES_WR_PORTMASK BIT(30) 69888cdb89SClément Léger #define A5PSW_VLAN_RES_WR_TAGMASK BIT(29) 70888cdb89SClément Léger #define A5PSW_VLAN_RES_RD_TAGMASK BIT(28) 71888cdb89SClément Léger #define A5PSW_VLAN_RES_ID GENMASK(16, 5) 72888cdb89SClément Léger #define A5PSW_VLAN_RES_PORTMASK GENMASK(4, 0) 73888cdb89SClément Léger 74888cdb89SClément Léger #define A5PSW_RXMATCH_CONFIG(port) (0x3e80 + 4 * (port)) 75888cdb89SClément Léger #define A5PSW_RXMATCH_CONFIG_PATTERN(p) BIT(p) 76888cdb89SClément Léger 77888cdb89SClément Léger #define A5PSW_PATTERN_CTRL(p) (0x3eb0 + 4 * (p)) 78888cdb89SClément Léger #define A5PSW_PATTERN_CTRL_MGMTFWD BIT(1) 79888cdb89SClément Léger 80888cdb89SClément Léger #define A5PSW_LK_CTRL 0x400 81888cdb89SClément Léger #define A5PSW_LK_ADDR_CTRL_BLOCKING BIT(0) 82888cdb89SClément Léger #define A5PSW_LK_ADDR_CTRL_LEARNING BIT(1) 83888cdb89SClément Léger #define A5PSW_LK_ADDR_CTRL_AGEING BIT(2) 84888cdb89SClément Léger #define A5PSW_LK_ADDR_CTRL_ALLOW_MIGR BIT(3) 85888cdb89SClément Léger #define A5PSW_LK_ADDR_CTRL_CLEAR_TABLE BIT(6) 86888cdb89SClément Léger 87888cdb89SClément Léger #define A5PSW_LK_ADDR_CTRL 0x408 88888cdb89SClément Léger #define A5PSW_LK_ADDR_CTRL_BUSY BIT(31) 89888cdb89SClément Léger #define A5PSW_LK_ADDR_CTRL_DELETE_PORT BIT(30) 90888cdb89SClément Léger #define A5PSW_LK_ADDR_CTRL_CLEAR BIT(29) 91888cdb89SClément Léger #define A5PSW_LK_ADDR_CTRL_LOOKUP BIT(28) 92888cdb89SClément Léger #define A5PSW_LK_ADDR_CTRL_WAIT BIT(27) 93888cdb89SClément Léger #define A5PSW_LK_ADDR_CTRL_READ BIT(26) 94888cdb89SClément Léger #define A5PSW_LK_ADDR_CTRL_WRITE BIT(25) 95888cdb89SClément Léger #define A5PSW_LK_ADDR_CTRL_ADDRESS GENMASK(12, 0) 96888cdb89SClément Léger 97888cdb89SClément Léger #define A5PSW_LK_DATA_LO 0x40C 98888cdb89SClément Léger #define A5PSW_LK_DATA_HI 0x410 99888cdb89SClément Léger #define A5PSW_LK_DATA_HI_VALID BIT(16) 100888cdb89SClément Léger #define A5PSW_LK_DATA_HI_PORT BIT(16) 101888cdb89SClément Léger 102888cdb89SClément Léger #define A5PSW_LK_LEARNCOUNT 0x418 103888cdb89SClément Léger #define A5PSW_LK_LEARNCOUNT_COUNT GENMASK(13, 0) 104888cdb89SClément Léger #define A5PSW_LK_LEARNCOUNT_MODE GENMASK(31, 30) 105888cdb89SClément Léger #define A5PSW_LK_LEARNCOUNT_MODE_SET 0x0 106888cdb89SClément Léger #define A5PSW_LK_LEARNCOUNT_MODE_INC 0x1 107888cdb89SClément Léger #define A5PSW_LK_LEARNCOUNT_MODE_DEC 0x2 108888cdb89SClément Léger 109888cdb89SClément Léger #define A5PSW_MGMT_TAG_CFG 0x480 110888cdb89SClément Léger #define A5PSW_MGMT_TAG_CFG_TAGFIELD GENMASK(31, 16) 111888cdb89SClément Léger #define A5PSW_MGMT_TAG_CFG_ALL_FRAMES BIT(1) 112888cdb89SClément Léger #define A5PSW_MGMT_TAG_CFG_ENABLE BIT(0) 113888cdb89SClément Léger 114888cdb89SClément Léger #define A5PSW_LK_AGETIME 0x41C 115888cdb89SClément Léger #define A5PSW_LK_AGETIME_MASK GENMASK(23, 0) 116888cdb89SClément Léger 117888cdb89SClément Léger #define A5PSW_MDIO_CFG_STATUS 0x700 118888cdb89SClément Léger #define A5PSW_MDIO_CFG_STATUS_CLKDIV GENMASK(15, 7) 119888cdb89SClément Léger #define A5PSW_MDIO_CFG_STATUS_READERR BIT(1) 120888cdb89SClément Léger #define A5PSW_MDIO_CFG_STATUS_BUSY BIT(0) 121888cdb89SClément Léger 122888cdb89SClément Léger #define A5PSW_MDIO_COMMAND 0x704 123888cdb89SClément Léger /* Register is named TRAININIT in datasheet and should be set when reading */ 124888cdb89SClément Léger #define A5PSW_MDIO_COMMAND_READ BIT(15) 125888cdb89SClément Léger #define A5PSW_MDIO_COMMAND_PHY_ADDR GENMASK(9, 5) 126888cdb89SClément Léger #define A5PSW_MDIO_COMMAND_REG_ADDR GENMASK(4, 0) 127888cdb89SClément Léger 128888cdb89SClément Léger #define A5PSW_MDIO_DATA 0x708 129888cdb89SClément Léger #define A5PSW_MDIO_DATA_MASK GENMASK(15, 0) 130888cdb89SClément Léger 131888cdb89SClément Léger #define A5PSW_CMD_CFG(port) (0x808 + A5PSW_PORT_OFFSET(port)) 132888cdb89SClément Léger #define A5PSW_CMD_CFG_CNTL_FRM_ENA BIT(23) 133888cdb89SClément Léger #define A5PSW_CMD_CFG_SW_RESET BIT(13) 134888cdb89SClément Léger #define A5PSW_CMD_CFG_TX_CRC_APPEND BIT(11) 135888cdb89SClément Léger #define A5PSW_CMD_CFG_HD_ENA BIT(10) 136888cdb89SClément Léger #define A5PSW_CMD_CFG_PAUSE_IGNORE BIT(8) 137888cdb89SClément Léger #define A5PSW_CMD_CFG_CRC_FWD BIT(6) 138888cdb89SClément Léger #define A5PSW_CMD_CFG_ETH_SPEED BIT(3) 139888cdb89SClément Léger #define A5PSW_CMD_CFG_RX_ENA BIT(1) 140888cdb89SClément Léger #define A5PSW_CMD_CFG_TX_ENA BIT(0) 141888cdb89SClément Léger 142888cdb89SClément Léger #define A5PSW_FRM_LENGTH(port) (0x814 + A5PSW_PORT_OFFSET(port)) 143888cdb89SClément Léger #define A5PSW_FRM_LENGTH_MASK GENMASK(13, 0) 144888cdb89SClément Léger 145888cdb89SClément Léger #define A5PSW_STATUS(port) (0x840 + A5PSW_PORT_OFFSET(port)) 146888cdb89SClément Léger 147888cdb89SClément Léger #define A5PSW_STATS_HIWORD 0x900 148888cdb89SClément Léger 149c7243fd4SClément Léger /* Stats */ 150c7243fd4SClément Léger #define A5PSW_aFramesTransmittedOK 0x868 151c7243fd4SClément Léger #define A5PSW_aFramesReceivedOK 0x86C 152c7243fd4SClément Léger #define A5PSW_aFrameCheckSequenceErrors 0x870 153c7243fd4SClément Léger #define A5PSW_aAlignmentErrors 0x874 154c7243fd4SClément Léger #define A5PSW_aOctetsTransmittedOK 0x878 155c7243fd4SClément Léger #define A5PSW_aOctetsReceivedOK 0x87C 156c7243fd4SClément Léger #define A5PSW_aTxPAUSEMACCtrlFrames 0x880 157c7243fd4SClément Léger #define A5PSW_aRxPAUSEMACCtrlFrames 0x884 158c7243fd4SClément Léger /* If */ 159c7243fd4SClément Léger #define A5PSW_ifInErrors 0x888 160c7243fd4SClément Léger #define A5PSW_ifOutErrors 0x88C 161c7243fd4SClément Léger #define A5PSW_ifInUcastPkts 0x890 162c7243fd4SClément Léger #define A5PSW_ifInMulticastPkts 0x894 163c7243fd4SClément Léger #define A5PSW_ifInBroadcastPkts 0x898 164c7243fd4SClément Léger #define A5PSW_ifOutDiscards 0x89C 165c7243fd4SClément Léger #define A5PSW_ifOutUcastPkts 0x8A0 166c7243fd4SClément Léger #define A5PSW_ifOutMulticastPkts 0x8A4 167c7243fd4SClément Léger #define A5PSW_ifOutBroadcastPkts 0x8A8 168c7243fd4SClément Léger /* Ether */ 169c7243fd4SClément Léger #define A5PSW_etherStatsDropEvents 0x8AC 170c7243fd4SClément Léger #define A5PSW_etherStatsOctets 0x8B0 171c7243fd4SClément Léger #define A5PSW_etherStatsPkts 0x8B4 172c7243fd4SClément Léger #define A5PSW_etherStatsUndersizePkts 0x8B8 173c7243fd4SClément Léger #define A5PSW_etherStatsOversizePkts 0x8BC 174c7243fd4SClément Léger #define A5PSW_etherStatsPkts64Octets 0x8C0 175c7243fd4SClément Léger #define A5PSW_etherStatsPkts65to127Octets 0x8C4 176c7243fd4SClément Léger #define A5PSW_etherStatsPkts128to255Octets 0x8C8 177c7243fd4SClément Léger #define A5PSW_etherStatsPkts256to511Octets 0x8CC 178c7243fd4SClément Léger #define A5PSW_etherStatsPkts512to1023Octets 0x8D0 179c7243fd4SClément Léger #define A5PSW_etherStatsPkts1024to1518Octets 0x8D4 180c7243fd4SClément Léger #define A5PSW_etherStatsPkts1519toXOctets 0x8D8 181c7243fd4SClément Léger #define A5PSW_etherStatsJabbers 0x8DC 182c7243fd4SClément Léger #define A5PSW_etherStatsFragments 0x8E0 183c7243fd4SClément Léger 184c7243fd4SClément Léger #define A5PSW_VLANReceived 0x8E8 185c7243fd4SClément Léger #define A5PSW_VLANTransmitted 0x8EC 186c7243fd4SClément Léger 187c7243fd4SClément Léger #define A5PSW_aDeferred 0x910 188c7243fd4SClément Léger #define A5PSW_aMultipleCollisions 0x914 189c7243fd4SClément Léger #define A5PSW_aSingleCollisions 0x918 190c7243fd4SClément Léger #define A5PSW_aLateCollisions 0x91C 191c7243fd4SClément Léger #define A5PSW_aExcessiveCollisions 0x920 192c7243fd4SClément Léger #define A5PSW_aCarrierSenseErrors 0x924 193c7243fd4SClément Léger 194888cdb89SClément Léger #define A5PSW_VLAN_TAG(prio, id) (((prio) << 12) | (id)) 195888cdb89SClément Léger #define A5PSW_PORTS_NUM 5 196888cdb89SClément Léger #define A5PSW_CPU_PORT (A5PSW_PORTS_NUM - 1) 197888cdb89SClément Léger #define A5PSW_MDIO_DEF_FREQ 2500000 198888cdb89SClément Léger #define A5PSW_MDIO_TIMEOUT 100 199888cdb89SClément Léger #define A5PSW_JUMBO_LEN (10 * SZ_1K) 200888cdb89SClément Léger #define A5PSW_MDIO_CLK_DIV_MIN 5 201888cdb89SClément Léger #define A5PSW_TAG_LEN 8 202888cdb89SClément Léger #define A5PSW_VLAN_COUNT 32 203888cdb89SClément Léger 204888cdb89SClément Léger /* Ensure enough space for 2 VLAN tags */ 205888cdb89SClément Léger #define A5PSW_EXTRA_MTU_LEN (A5PSW_TAG_LEN + 8) 206888cdb89SClément Léger #define A5PSW_MAX_MTU (A5PSW_JUMBO_LEN - A5PSW_EXTRA_MTU_LEN) 207888cdb89SClément Léger 208888cdb89SClément Léger #define A5PSW_PATTERN_MGMTFWD 0 209888cdb89SClément Léger 210888cdb89SClément Léger #define A5PSW_LK_BUSY_USEC_POLL 10 211888cdb89SClément Léger #define A5PSW_CTRL_TIMEOUT 1000 212888cdb89SClément Léger #define A5PSW_TABLE_ENTRIES 8192 213888cdb89SClément Léger 214*5edf246cSClément Léger struct fdb_entry { 215*5edf246cSClément Léger u8 mac[ETH_ALEN]; 216*5edf246cSClément Léger u16 valid:1; 217*5edf246cSClément Léger u16 is_static:1; 218*5edf246cSClément Léger u16 prio:3; 219*5edf246cSClément Léger u16 port_mask:5; 220*5edf246cSClément Léger u16 reserved:6; 221*5edf246cSClément Léger } __packed; 222*5edf246cSClément Léger 223*5edf246cSClément Léger union lk_data { 224*5edf246cSClément Léger struct { 225*5edf246cSClément Léger u32 lo; 226*5edf246cSClément Léger u32 hi; 227*5edf246cSClément Léger }; 228*5edf246cSClément Léger struct fdb_entry entry; 229*5edf246cSClément Léger }; 230*5edf246cSClément Léger 231888cdb89SClément Léger /** 232888cdb89SClément Léger * struct a5psw - switch struct 233888cdb89SClément Léger * @base: Base address of the switch 234888cdb89SClément Léger * @hclk: hclk_switch clock 235888cdb89SClément Léger * @clk: clk_switch clock 236888cdb89SClément Léger * @dev: Device associated to the switch 237888cdb89SClément Léger * @mii_bus: MDIO bus struct 238888cdb89SClément Léger * @mdio_freq: MDIO bus frequency requested 239888cdb89SClément Léger * @pcs: Array of PCS connected to the switch ports (not for the CPU) 240888cdb89SClément Léger * @ds: DSA switch struct 241c7243fd4SClément Léger * @stats_lock: lock to access statistics (shared HI counter) 242888cdb89SClément Léger * @lk_lock: Lock for the lookup table 243888cdb89SClément Léger * @reg_lock: Lock for register read-modify-write operation 244888cdb89SClément Léger * @bridged_ports: Mask of ports that are bridged and should be flooded 245888cdb89SClément Léger * @br_dev: Bridge net device 246888cdb89SClément Léger */ 247888cdb89SClément Léger struct a5psw { 248888cdb89SClément Léger void __iomem *base; 249888cdb89SClément Léger struct clk *hclk; 250888cdb89SClément Léger struct clk *clk; 251888cdb89SClément Léger struct device *dev; 252888cdb89SClément Léger struct mii_bus *mii_bus; 253888cdb89SClément Léger struct phylink_pcs *pcs[A5PSW_PORTS_NUM - 1]; 254888cdb89SClément Léger struct dsa_switch ds; 255888cdb89SClément Léger struct mutex lk_lock; 256888cdb89SClément Léger spinlock_t reg_lock; 257888cdb89SClément Léger u32 bridged_ports; 258888cdb89SClément Léger struct net_device *br_dev; 259888cdb89SClément Léger }; 260