1 /* 2 * Driver for the Conexant CX25821 PCIe bridge 3 * 4 * Copyright (C) 2009 Conexant Systems Inc. 5 * Authors <shu.lin@conexant.com>, <hiep.huynh@conexant.com> 6 * 7 * This program is free software; you can redistribute it and/or modify 8 * it under the terms of the GNU General Public License as published by 9 * the Free Software Foundation; either version 2 of the License, or 10 * (at your option) any later version. 11 * 12 * This program is distributed in the hope that it will be useful, 13 * but WITHOUT ANY WARRANTY; without even the implied warranty of 14 * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the 15 * 16 * GNU General Public License for more details. 17 * 18 * You should have received a copy of the GNU General Public License 19 * along with this program; if not, write to the Free Software 20 * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA. 21 */ 22 23 #ifndef __CX25821_REGISTERS__ 24 #define __CX25821_REGISTERS__ 25 26 /* Risc Instructions */ 27 #define RISC_CNT_INC 0x00010000 28 #define RISC_CNT_RESET 0x00030000 29 #define RISC_IRQ1 0x01000000 30 #define RISC_IRQ2 0x02000000 31 #define RISC_EOL 0x04000000 32 #define RISC_SOL 0x08000000 33 #define RISC_WRITE 0x10000000 34 #define RISC_SKIP 0x20000000 35 #define RISC_JUMP 0x70000000 36 #define RISC_SYNC 0x80000000 37 #define RISC_RESYNC 0x80008000 38 #define RISC_READ 0x90000000 39 #define RISC_WRITERM 0xB0000000 40 #define RISC_WRITECM 0xC0000000 41 #define RISC_WRITECR 0xD0000000 42 #define RISC_WRITEC 0x50000000 43 #define RISC_READC 0xA0000000 44 45 #define RISC_SYNC_ODD 0x00000000 46 #define RISC_SYNC_EVEN 0x00000200 47 #define RISC_SYNC_ODD_VBI 0x00000006 48 #define RISC_SYNC_EVEN_VBI 0x00000207 49 #define RISC_NOOP 0xF0000000 50 51 /***************************************************************************** 52 * ASB SRAM 53 *****************************************************************************/ 54 #define TX_SRAM 0x000000 /* Transmit SRAM */ 55 56 /*****************************************************************************/ 57 #define RX_RAM 0x010000 /* Receive SRAM */ 58 59 /***************************************************************************** 60 * Application Layer (AL) 61 *****************************************************************************/ 62 #define DEV_CNTRL2 0x040000 /* Device control */ 63 #define FLD_RUN_RISC 0x00000020 64 65 /* ***************************************************************************** */ 66 #define PCI_INT_MSK 0x040010 /* PCI interrupt mask */ 67 #define PCI_INT_STAT 0x040014 /* PCI interrupt status */ 68 #define PCI_INT_MSTAT 0x040018 /* PCI interrupt masked status */ 69 #define FLD_HAMMERHEAD_INT (1 << 27) 70 #define FLD_UART_INT (1 << 26) 71 #define FLD_IRQN_INT (1 << 25) 72 #define FLD_TM_INT (1 << 28) 73 #define FLD_I2C_3_RACK (1 << 27) 74 #define FLD_I2C_3_INT (1 << 26) 75 #define FLD_I2C_2_RACK (1 << 25) 76 #define FLD_I2C_2_INT (1 << 24) 77 #define FLD_I2C_1_RACK (1 << 23) 78 #define FLD_I2C_1_INT (1 << 22) 79 80 #define FLD_APB_DMA_BERR_INT (1 << 21) 81 #define FLD_AL_WR_BERR_INT (1 << 20) 82 #define FLD_AL_RD_BERR_INT (1 << 19) 83 #define FLD_RISC_WR_BERR_INT (1 << 18) 84 #define FLD_RISC_RD_BERR_INT (1 << 17) 85 86 #define FLD_VID_I_INT (1 << 8) 87 #define FLD_VID_H_INT (1 << 7) 88 #define FLD_VID_G_INT (1 << 6) 89 #define FLD_VID_F_INT (1 << 5) 90 #define FLD_VID_E_INT (1 << 4) 91 #define FLD_VID_D_INT (1 << 3) 92 #define FLD_VID_C_INT (1 << 2) 93 #define FLD_VID_B_INT (1 << 1) 94 #define FLD_VID_A_INT (1 << 0) 95 96 /* ***************************************************************************** */ 97 #define VID_A_INT_MSK 0x040020 /* Video A interrupt mask */ 98 #define VID_A_INT_STAT 0x040024 /* Video A interrupt status */ 99 #define VID_A_INT_MSTAT 0x040028 /* Video A interrupt masked status */ 100 #define VID_A_INT_SSTAT 0x04002C /* Video A interrupt set status */ 101 102 /* ***************************************************************************** */ 103 #define VID_B_INT_MSK 0x040030 /* Video B interrupt mask */ 104 #define VID_B_INT_STAT 0x040034 /* Video B interrupt status */ 105 #define VID_B_INT_MSTAT 0x040038 /* Video B interrupt masked status */ 106 #define VID_B_INT_SSTAT 0x04003C /* Video B interrupt set status */ 107 108 /* ***************************************************************************** */ 109 #define VID_C_INT_MSK 0x040040 /* Video C interrupt mask */ 110 #define VID_C_INT_STAT 0x040044 /* Video C interrupt status */ 111 #define VID_C_INT_MSTAT 0x040048 /* Video C interrupt masked status */ 112 #define VID_C_INT_SSTAT 0x04004C /* Video C interrupt set status */ 113 114 /* ***************************************************************************** */ 115 #define VID_D_INT_MSK 0x040050 /* Video D interrupt mask */ 116 #define VID_D_INT_STAT 0x040054 /* Video D interrupt status */ 117 #define VID_D_INT_MSTAT 0x040058 /* Video D interrupt masked status */ 118 #define VID_D_INT_SSTAT 0x04005C /* Video D interrupt set status */ 119 120 /* ***************************************************************************** */ 121 #define VID_E_INT_MSK 0x040060 /* Video E interrupt mask */ 122 #define VID_E_INT_STAT 0x040064 /* Video E interrupt status */ 123 #define VID_E_INT_MSTAT 0x040068 /* Video E interrupt masked status */ 124 #define VID_E_INT_SSTAT 0x04006C /* Video E interrupt set status */ 125 126 /* ***************************************************************************** */ 127 #define VID_F_INT_MSK 0x040070 /* Video F interrupt mask */ 128 #define VID_F_INT_STAT 0x040074 /* Video F interrupt status */ 129 #define VID_F_INT_MSTAT 0x040078 /* Video F interrupt masked status */ 130 #define VID_F_INT_SSTAT 0x04007C /* Video F interrupt set status */ 131 132 /* ***************************************************************************** */ 133 #define VID_G_INT_MSK 0x040080 /* Video G interrupt mask */ 134 #define VID_G_INT_STAT 0x040084 /* Video G interrupt status */ 135 #define VID_G_INT_MSTAT 0x040088 /* Video G interrupt masked status */ 136 #define VID_G_INT_SSTAT 0x04008C /* Video G interrupt set status */ 137 138 /* ***************************************************************************** */ 139 #define VID_H_INT_MSK 0x040090 /* Video H interrupt mask */ 140 #define VID_H_INT_STAT 0x040094 /* Video H interrupt status */ 141 #define VID_H_INT_MSTAT 0x040098 /* Video H interrupt masked status */ 142 #define VID_H_INT_SSTAT 0x04009C /* Video H interrupt set status */ 143 144 /* ***************************************************************************** */ 145 #define VID_I_INT_MSK 0x0400A0 /* Video I interrupt mask */ 146 #define VID_I_INT_STAT 0x0400A4 /* Video I interrupt status */ 147 #define VID_I_INT_MSTAT 0x0400A8 /* Video I interrupt masked status */ 148 #define VID_I_INT_SSTAT 0x0400AC /* Video I interrupt set status */ 149 150 /* ***************************************************************************** */ 151 #define VID_J_INT_MSK 0x0400B0 /* Video J interrupt mask */ 152 #define VID_J_INT_STAT 0x0400B4 /* Video J interrupt status */ 153 #define VID_J_INT_MSTAT 0x0400B8 /* Video J interrupt masked status */ 154 #define VID_J_INT_SSTAT 0x0400BC /* Video J interrupt set status */ 155 156 #define FLD_VID_SRC_OPC_ERR 0x00020000 157 #define FLD_VID_DST_OPC_ERR 0x00010000 158 #define FLD_VID_SRC_SYNC 0x00002000 159 #define FLD_VID_DST_SYNC 0x00001000 160 #define FLD_VID_SRC_UF 0x00000200 161 #define FLD_VID_DST_OF 0x00000100 162 #define FLD_VID_SRC_RISC2 0x00000020 163 #define FLD_VID_DST_RISC2 0x00000010 164 #define FLD_VID_SRC_RISC1 0x00000002 165 #define FLD_VID_DST_RISC1 0x00000001 166 #define FLD_VID_SRC_ERRORS (FLD_VID_SRC_OPC_ERR | FLD_VID_SRC_SYNC | FLD_VID_SRC_UF) 167 #define FLD_VID_DST_ERRORS (FLD_VID_DST_OPC_ERR | FLD_VID_DST_SYNC | FLD_VID_DST_OF) 168 169 /* ***************************************************************************** */ 170 #define AUD_A_INT_MSK 0x0400C0 /* Audio Int interrupt mask */ 171 #define AUD_A_INT_STAT 0x0400C4 /* Audio Int interrupt status */ 172 #define AUD_A_INT_MSTAT 0x0400C8 /* Audio Int interrupt masked status */ 173 #define AUD_A_INT_SSTAT 0x0400CC /* Audio Int interrupt set status */ 174 175 /* ***************************************************************************** */ 176 #define AUD_B_INT_MSK 0x0400D0 /* Audio Int interrupt mask */ 177 #define AUD_B_INT_STAT 0x0400D4 /* Audio Int interrupt status */ 178 #define AUD_B_INT_MSTAT 0x0400D8 /* Audio Int interrupt masked status */ 179 #define AUD_B_INT_SSTAT 0x0400DC /* Audio Int interrupt set status */ 180 181 /* ***************************************************************************** */ 182 #define AUD_C_INT_MSK 0x0400E0 /* Audio Int interrupt mask */ 183 #define AUD_C_INT_STAT 0x0400E4 /* Audio Int interrupt status */ 184 #define AUD_C_INT_MSTAT 0x0400E8 /* Audio Int interrupt masked status */ 185 #define AUD_C_INT_SSTAT 0x0400EC /* Audio Int interrupt set status */ 186 187 /* ***************************************************************************** */ 188 #define AUD_D_INT_MSK 0x0400F0 /* Audio Int interrupt mask */ 189 #define AUD_D_INT_STAT 0x0400F4 /* Audio Int interrupt status */ 190 #define AUD_D_INT_MSTAT 0x0400F8 /* Audio Int interrupt masked status */ 191 #define AUD_D_INT_SSTAT 0x0400FC /* Audio Int interrupt set status */ 192 193 /* ***************************************************************************** */ 194 #define AUD_E_INT_MSK 0x040100 /* Audio Int interrupt mask */ 195 #define AUD_E_INT_STAT 0x040104 /* Audio Int interrupt status */ 196 #define AUD_E_INT_MSTAT 0x040108 /* Audio Int interrupt masked status */ 197 #define AUD_E_INT_SSTAT 0x04010C /* Audio Int interrupt set status */ 198 199 #define FLD_AUD_SRC_OPC_ERR 0x00020000 200 #define FLD_AUD_DST_OPC_ERR 0x00010000 201 #define FLD_AUD_SRC_SYNC 0x00002000 202 #define FLD_AUD_DST_SYNC 0x00001000 203 #define FLD_AUD_SRC_OF 0x00000200 204 #define FLD_AUD_DST_OF 0x00000100 205 #define FLD_AUD_SRC_RISCI2 0x00000020 206 #define FLD_AUD_DST_RISCI2 0x00000010 207 #define FLD_AUD_SRC_RISCI1 0x00000002 208 #define FLD_AUD_DST_RISCI1 0x00000001 209 210 /* ***************************************************************************** */ 211 #define MBIF_A_INT_MSK 0x040110 /* MBIF Int interrupt mask */ 212 #define MBIF_A_INT_STAT 0x040114 /* MBIF Int interrupt status */ 213 #define MBIF_A_INT_MSTAT 0x040118 /* MBIF Int interrupt masked status */ 214 #define MBIF_A_INT_SSTAT 0x04011C /* MBIF Int interrupt set status */ 215 216 /* ***************************************************************************** */ 217 #define MBIF_B_INT_MSK 0x040120 /* MBIF Int interrupt mask */ 218 #define MBIF_B_INT_STAT 0x040124 /* MBIF Int interrupt status */ 219 #define MBIF_B_INT_MSTAT 0x040128 /* MBIF Int interrupt masked status */ 220 #define MBIF_B_INT_SSTAT 0x04012C /* MBIF Int interrupt set status */ 221 222 #define FLD_MBIF_DST_OPC_ERR 0x00010000 223 #define FLD_MBIF_DST_SYNC 0x00001000 224 #define FLD_MBIF_DST_OF 0x00000100 225 #define FLD_MBIF_DST_RISCI2 0x00000010 226 #define FLD_MBIF_DST_RISCI1 0x00000001 227 228 /* ***************************************************************************** */ 229 #define AUD_EXT_INT_MSK 0x040060 /* Audio Ext interrupt mask */ 230 #define AUD_EXT_INT_STAT 0x040064 /* Audio Ext interrupt status */ 231 #define AUD_EXT_INT_MSTAT 0x040068 /* Audio Ext interrupt masked status */ 232 #define AUD_EXT_INT_SSTAT 0x04006C /* Audio Ext interrupt set status */ 233 #define FLD_AUD_EXT_OPC_ERR 0x00010000 234 #define FLD_AUD_EXT_SYNC 0x00001000 235 #define FLD_AUD_EXT_OF 0x00000100 236 #define FLD_AUD_EXT_RISCI2 0x00000010 237 #define FLD_AUD_EXT_RISCI1 0x00000001 238 239 /* ***************************************************************************** */ 240 #define GPIO_LO 0x110010 /* Lower of GPIO pins [31:0] */ 241 #define GPIO_HI 0x110014 /* Upper WORD of GPIO pins [47:31] */ 242 243 #define GPIO_LO_OE 0x110018 /* Lower of GPIO output enable [31:0] */ 244 #define GPIO_HI_OE 0x11001C /* Upper word of GPIO output enable [47:32] */ 245 246 #define GPIO_LO_INT_MSK 0x11003C /* GPIO interrupt mask */ 247 #define GPIO_LO_INT_STAT 0x110044 /* GPIO interrupt status */ 248 #define GPIO_LO_INT_MSTAT 0x11004C /* GPIO interrupt masked status */ 249 #define GPIO_LO_ISM_SNS 0x110054 /* GPIO interrupt sensitivity */ 250 #define GPIO_LO_ISM_POL 0x11005C /* GPIO interrupt polarity */ 251 252 #define GPIO_HI_INT_MSK 0x110040 /* GPIO interrupt mask */ 253 #define GPIO_HI_INT_STAT 0x110048 /* GPIO interrupt status */ 254 #define GPIO_HI_INT_MSTAT 0x110050 /* GPIO interrupt masked status */ 255 #define GPIO_HI_ISM_SNS 0x110058 /* GPIO interrupt sensitivity */ 256 #define GPIO_HI_ISM_POL 0x110060 /* GPIO interrupt polarity */ 257 258 #define FLD_GPIO43_INT (1 << 11) 259 #define FLD_GPIO42_INT (1 << 10) 260 #define FLD_GPIO41_INT (1 << 9) 261 #define FLD_GPIO40_INT (1 << 8) 262 263 #define FLD_GPIO9_INT (1 << 9) 264 #define FLD_GPIO8_INT (1 << 8) 265 #define FLD_GPIO7_INT (1 << 7) 266 #define FLD_GPIO6_INT (1 << 6) 267 #define FLD_GPIO5_INT (1 << 5) 268 #define FLD_GPIO4_INT (1 << 4) 269 #define FLD_GPIO3_INT (1 << 3) 270 #define FLD_GPIO2_INT (1 << 2) 271 #define FLD_GPIO1_INT (1 << 1) 272 #define FLD_GPIO0_INT (1 << 0) 273 274 /* ***************************************************************************** */ 275 #define TC_REQ 0x040090 /* Rider PCI Express traFFic class request */ 276 277 /* ***************************************************************************** */ 278 #define TC_REQ_SET 0x040094 /* Rider PCI Express traFFic class request set */ 279 280 /* ***************************************************************************** */ 281 /* Rider */ 282 /* ***************************************************************************** */ 283 284 /* PCI Compatible Header */ 285 /* ***************************************************************************** */ 286 #define RDR_CFG0 0x050000 287 #define RDR_VENDOR_DEVICE_ID_CFG 0x050000 288 289 /* ***************************************************************************** */ 290 #define RDR_CFG1 0x050004 291 292 /* ***************************************************************************** */ 293 #define RDR_CFG2 0x050008 294 295 /* ***************************************************************************** */ 296 #define RDR_CFG3 0x05000C 297 298 /* ***************************************************************************** */ 299 #define RDR_CFG4 0x050010 300 301 /* ***************************************************************************** */ 302 #define RDR_CFG5 0x050014 303 304 /* ***************************************************************************** */ 305 #define RDR_CFG6 0x050018 306 307 /* ***************************************************************************** */ 308 #define RDR_CFG7 0x05001C 309 310 /* ***************************************************************************** */ 311 #define RDR_CFG8 0x050020 312 313 /* ***************************************************************************** */ 314 #define RDR_CFG9 0x050024 315 316 /* ***************************************************************************** */ 317 #define RDR_CFGA 0x050028 318 319 /* ***************************************************************************** */ 320 #define RDR_CFGB 0x05002C 321 #define RDR_SUSSYSTEM_ID_CFG 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/* ***************************************************************************** */ 371 #define RDR_MSIARU 0x0500A8 372 373 /* ***************************************************************************** */ 374 #define RDR_MSIDATA 0x0500AC 375 376 /* ***************************************************************************** */ 377 /* PCI Express Extended Capabilities */ 378 /* ***************************************************************************** */ 379 #define RDR_AERXCAP 0x050100 380 381 /* ***************************************************************************** */ 382 #define RDR_AERUESTA 0x050104 383 384 /* ***************************************************************************** */ 385 #define RDR_AERUEMSK 0x050108 386 387 /* ***************************************************************************** */ 388 #define RDR_AERUESEV 0x05010C 389 390 /* ***************************************************************************** */ 391 #define RDR_AERCESTA 0x050110 392 393 /* ***************************************************************************** */ 394 #define RDR_AERCEMSK 0x050114 395 396 /* ***************************************************************************** */ 397 #define RDR_AERCC 0x050118 398 399 /* ***************************************************************************** */ 400 #define RDR_AERHL0 0x05011C 401 402 /* ***************************************************************************** */ 403 #define RDR_AERHL1 0x050120 404 405 /* ***************************************************************************** */ 406 #define RDR_AERHL2 0x050124 407 408 /* ***************************************************************************** */ 409 #define RDR_AERHL3 0x050128 410 411 /* ***************************************************************************** */ 412 #define RDR_VCXCAP 0x050200 413 414 /* ***************************************************************************** */ 415 #define RDR_VCCAP1 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RDR_VCR1_STAT 0x050224 440 441 /* ***************************************************************************** */ 442 #define RDR_VCR2_CAP 0x050228 443 444 /* ***************************************************************************** */ 445 #define RDR_VCR2_CTRL 0x05022C 446 447 /* ***************************************************************************** */ 448 #define RDR_VCR2_STAT 0x050230 449 450 /* ***************************************************************************** */ 451 #define RDR_VCR3_CAP 0x050234 452 453 /* ***************************************************************************** */ 454 #define RDR_VCR3_CTRL 0x050238 455 456 /* ***************************************************************************** */ 457 #define RDR_VCR3_STAT 0x05023C 458 459 /* ***************************************************************************** */ 460 #define RDR_VCARB0 0x050240 461 462 /* ***************************************************************************** */ 463 #define RDR_VCARB1 0x050244 464 465 /* ***************************************************************************** */ 466 #define RDR_VCARB2 0x050248 467 468 /* ***************************************************************************** */ 469 #define RDR_VCARB3 0x05024C 470 471 /* ***************************************************************************** */ 472 #define RDR_VCARB4 0x050250 473 474 /* ***************************************************************************** */ 475 #define RDR_VCARB5 0x050254 476 477 /* ***************************************************************************** */ 478 #define RDR_VCARB6 0x050258 479 480 /* ***************************************************************************** */ 481 #define RDR_VCARB7 0x05025C 482 483 /* ***************************************************************************** */ 484 #define RDR_RDRSTAT0 0x050300 485 486 /* ***************************************************************************** */ 487 #define RDR_RDRSTAT1 0x050304 488 489 /* ***************************************************************************** */ 490 #define RDR_RDRCTL0 0x050308 491 492 /* ***************************************************************************** */ 493 #define RDR_RDRCTL1 0x05030C 494 495 /* ***************************************************************************** */ 496 /* Transaction Layer Registers */ 497 /* ***************************************************************************** */ 498 #define RDR_TLSTAT0 0x050310 499 500 /* ***************************************************************************** */ 501 #define RDR_TLSTAT1 0x050314 502 503 /* ***************************************************************************** */ 504 #define RDR_TLCTL0 0x050318 505 #define FLD_CFG_UR_CPL_MODE 0x00000040 506 #define FLD_CFG_CORR_ERR_QUITE 0x00000020 507 #define FLD_CFG_RCB_CK_EN 0x00000010 508 #define FLD_CFG_BNDRY_CK_EN 0x00000008 509 #define FLD_CFG_BYTE_EN_CK_EN 0x00000004 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***************************************************************************** */ 535 #define RDR_VCR01_CTL 0x050348 536 537 /* ***************************************************************************** */ 538 #define RDR_VCR23_CTL 0x05034C 539 540 /* ***************************************************************************** */ 541 #define RDR_RX_VCR0_FC 0x050350 542 543 /* ***************************************************************************** */ 544 #define RDR_RX_VCR1_FC 0x050354 545 546 /* ***************************************************************************** */ 547 #define RDR_RX_VCR2_FC 0x050358 548 549 /* ***************************************************************************** */ 550 #define RDR_RX_VCR3_FC 0x05035C 551 552 /* ***************************************************************************** */ 553 /* Data Link Layer Registers */ 554 /* ***************************************************************************** */ 555 #define RDR_DLLSTAT 0x050360 556 557 /* ***************************************************************************** */ 558 #define RDR_DLLCTRL 0x050364 559 560 /* ***************************************************************************** */ 561 #define RDR_REPLAYTO 0x050368 562 563 /* ***************************************************************************** */ 564 #define RDR_ACKLATTO 0x05036C 565 566 /* ***************************************************************************** */ 567 /* MAC Layer Registers */ 568 /* ***************************************************************************** */ 569 #define RDR_MACSTAT0 0x050380 570 571 /* ***************************************************************************** */ 572 #define RDR_MACSTAT1 0x050384 573 574 /* ***************************************************************************** */ 575 #define RDR_MACCTRL0 0x050388 576 577 /* ***************************************************************************** */ 578 #define RDR_MACCTRL1 0x05038C 579 580 /* ***************************************************************************** */ 581 #define RDR_MACCTRL2 0x050390 582 583 /* ***************************************************************************** */ 584 #define RDR_MAC_LB_DATA 0x050394 585 586 /* ***************************************************************************** */ 587 #define RDR_L0S_EXIT_LAT 0x050398 588 589 /* ***************************************************************************** */ 590 /* DMAC */ 591 /* ***************************************************************************** */ 592 #define DMA1_PTR1 0x100000 /* DMA Current Ptr : Ch#1 */ 593 594 /* ***************************************************************************** */ 595 #define DMA2_PTR1 0x100004 /* DMA Current Ptr : Ch#2 */ 596 597 /* ***************************************************************************** */ 598 #define DMA3_PTR1 0x100008 /* DMA Current Ptr : Ch#3 */ 599 600 /* ***************************************************************************** */ 601 #define DMA4_PTR1 0x10000C /* DMA Current Ptr : Ch#4 */ 602 603 /* ***************************************************************************** */ 604 #define DMA5_PTR1 0x100010 /* DMA Current Ptr : Ch#5 */ 605 606 /* ***************************************************************************** */ 607 #define DMA6_PTR1 0x100014 /* DMA Current Ptr : Ch#6 */ 608 609 /* ***************************************************************************** */ 610 #define DMA7_PTR1 0x100018 /* DMA Current Ptr : Ch#7 */ 611 612 /* ***************************************************************************** */ 613 #define DMA8_PTR1 0x10001C /* DMA Current Ptr : Ch#8 */ 614 615 /* ***************************************************************************** */ 616 #define DMA9_PTR1 0x100020 /* DMA Current Ptr : Ch#9 */ 617 618 /* ***************************************************************************** */ 619 #define DMA10_PTR1 0x100024 /* DMA Current Ptr : Ch#10 */ 620 621 /* ***************************************************************************** */ 622 #define DMA11_PTR1 0x100028 /* DMA Current Ptr : Ch#11 */ 623 624 /* ***************************************************************************** */ 625 #define DMA12_PTR1 0x10002C /* DMA Current Ptr : Ch#12 */ 626 627 /* ***************************************************************************** */ 628 #define DMA13_PTR1 0x100030 /* DMA Current Ptr : Ch#13 */ 629 630 /* ***************************************************************************** */ 631 #define DMA14_PTR1 0x100034 /* DMA Current Ptr : Ch#14 */ 632 633 /* ***************************************************************************** */ 634 #define DMA15_PTR1 0x100038 /* DMA Current Ptr : Ch#15 */ 635 636 /* ***************************************************************************** */ 637 #define DMA16_PTR1 0x10003C /* DMA Current Ptr : Ch#16 */ 638 639 /* ***************************************************************************** */ 640 #define DMA17_PTR1 0x100040 /* DMA Current Ptr : Ch#17 */ 641 642 /* ***************************************************************************** */ 643 #define DMA18_PTR1 0x100044 /* DMA Current Ptr : Ch#18 */ 644 645 /* ***************************************************************************** */ 646 #define DMA19_PTR1 0x100048 /* DMA Current Ptr : Ch#19 */ 647 648 /* ***************************************************************************** */ 649 #define DMA20_PTR1 0x10004C /* DMA Current Ptr : Ch#20 */ 650 651 /* ***************************************************************************** */ 652 #define DMA21_PTR1 0x100050 /* DMA Current Ptr : Ch#21 */ 653 654 /* ***************************************************************************** */ 655 #define DMA22_PTR1 0x100054 /* DMA Current Ptr : Ch#22 */ 656 657 /* ***************************************************************************** */ 658 #define DMA23_PTR1 0x100058 /* DMA Current Ptr : Ch#23 */ 659 660 /* ***************************************************************************** */ 661 #define DMA24_PTR1 0x10005C /* DMA Current Ptr : Ch#24 */ 662 663 /* ***************************************************************************** */ 664 #define DMA25_PTR1 0x100060 /* DMA Current Ptr : Ch#25 */ 665 666 /* ***************************************************************************** */ 667 #define DMA26_PTR1 0x100064 /* DMA Current Ptr : Ch#26 */ 668 669 /* ***************************************************************************** */ 670 #define DMA1_PTR2 0x100080 /* DMA Tab Ptr : Ch#1 */ 671 672 /* ***************************************************************************** */ 673 #define DMA2_PTR2 0x100084 /* DMA Tab Ptr : Ch#2 */ 674 675 /* ***************************************************************************** */ 676 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DMA16_PTR2 0x1000BC /* DMA Tab Ptr : Ch#16 */ 716 717 /* ***************************************************************************** */ 718 #define DMA17_PTR2 0x1000C0 /* DMA Tab Ptr : Ch#17 */ 719 720 /* ***************************************************************************** */ 721 #define DMA18_PTR2 0x1000C4 /* DMA Tab Ptr : Ch#18 */ 722 723 /* ***************************************************************************** */ 724 #define DMA19_PTR2 0x1000C8 /* DMA Tab Ptr : Ch#19 */ 725 726 /* ***************************************************************************** */ 727 #define DMA20_PTR2 0x1000CC /* DMA Tab Ptr : Ch#20 */ 728 729 /* ***************************************************************************** */ 730 #define DMA21_PTR2 0x1000D0 /* DMA Tab Ptr : Ch#21 */ 731 732 /* ***************************************************************************** */ 733 #define DMA22_PTR2 0x1000D4 /* DMA Tab Ptr : Ch#22 */ 734 735 /* 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low */ 907 908 /* ***************************************************************************** */ 909 #define TM_CNT_UW 0x110004 /* Timer : Counter high word */ 910 911 /* ***************************************************************************** */ 912 #define TM_LMT_LDW 0x110008 /* Timer : Limit low */ 913 914 /* ***************************************************************************** */ 915 #define TM_LMT_UW 0x11000C /* Timer : Limit high word */ 916 917 /* ***************************************************************************** */ 918 #define GP0_IO 0x110010 /* GPIO output enables data I/O */ 919 #define FLD_GP_OE 0x00FF0000 /* GPIO: GP_OE output enable */ 920 #define FLD_GP_IN 0x0000FF00 /* GPIO: GP_IN status */ 921 #define FLD_GP_OUT 0x000000FF /* GPIO: GP_OUT control */ 922 923 /* ***************************************************************************** */ 924 #define GPIO_ISM 0x110014 /* GPIO interrupt sensitivity mode */ 925 #define FLD_GP_ISM_SNS 0x00000070 926 #define FLD_GP_ISM_POL 0x00000007 927 928 /* ***************************************************************************** */ 929 #define SOFT_RESET 0x11001C /* Output system reset reg */ 930 #define FLD_PECOS_SOFT_RESET 0x00000001 931 932 /* ***************************************************************************** */ 933 #define MC416_RWD 0x110020 /* MC416 GPIO[18:3] pin */ 934 #define MC416_OEN 0x110024 /* Output enable of GPIO[18:3] */ 935 #define MC416_CTL 0x110028 936 937 /* ***************************************************************************** */ 938 #define ALT_PIN_OUT_SEL 0x11002C /* Alternate GPIO output select */ 939 940 #define FLD_ALT_GPIO_OUT_SEL 0xF0000000 941 /* 0 Disabled <-- default */ 942 /* 1 GPIO[0] */ 943 /* 2 GPIO[10] */ 944 /* 3 VIP_656_DATA_VAL */ 945 /* 4 VIP_656_DATA[0] */ 946 /* 5 VIP_656_CLK */ 947 /* 6 VIP_656_DATA_EXT[1] */ 948 /* 7 VIP_656_DATA_EXT[0] */ 949 /* 8 ATT_IF */ 950 951 #define FLD_AUX_PLL_CLK_ALT_SEL 0x0F000000 952 /* 0 AUX_PLL_CLK<-- default */ 953 /* 1 GPIO[2] */ 954 /* 2 GPIO[10] */ 955 /* 3 VIP_656_DATA_VAL */ 956 /* 4 VIP_656_DATA[0] */ 957 /* 5 VIP_656_CLK */ 958 /* 6 VIP_656_DATA_EXT[1] */ 959 /* 7 VIP_656_DATA_EXT[0] */ 960 961 #define FLD_IR_TX_ALT_SEL 0x00F00000 962 /* 0 IR_TX <-- default */ 963 /* 1 GPIO[1] */ 964 /* 2 GPIO[10] */ 965 /* 3 VIP_656_DATA_VAL */ 966 /* 4 VIP_656_DATA[0] */ 967 /* 5 VIP_656_CLK */ 968 /* 6 VIP_656_DATA_EXT[1] */ 969 /* 7 VIP_656_DATA_EXT[0] */ 970 971 #define FLD_IR_RX_ALT_SEL 0x000F0000 972 /* 0 IR_RX <-- default */ 973 /* 1 GPIO[0] */ 974 /* 2 GPIO[10] */ 975 /* 3 VIP_656_DATA_VAL */ 976 /* 4 VIP_656_DATA[0] */ 977 /* 5 VIP_656_CLK */ 978 /* 6 VIP_656_DATA_EXT[1] */ 979 /* 7 VIP_656_DATA_EXT[0] */ 980 981 #define FLD_GPIO10_ALT_SEL 0x0000F000 982 /* 0 GPIO[10] <-- default */ 983 /* 1 GPIO[0] */ 984 /* 2 GPIO[10] */ 985 /* 3 VIP_656_DATA_VAL */ 986 /* 4 VIP_656_DATA[0] */ 987 /* 5 VIP_656_CLK */ 988 /* 6 VIP_656_DATA_EXT[1] */ 989 /* 7 VIP_656_DATA_EXT[0] */ 990 991 #define FLD_GPIO2_ALT_SEL 0x00000F00 992 /* 0 GPIO[2] <-- default */ 993 /* 1 GPIO[1] */ 994 /* 2 GPIO[10] */ 995 /* 3 VIP_656_DATA_VAL */ 996 /* 4 VIP_656_DATA[0] */ 997 /* 5 VIP_656_CLK */ 998 /* 6 VIP_656_DATA_EXT[1] */ 999 /* 7 VIP_656_DATA_EXT[0] */ 1000 1001 #define FLD_GPIO1_ALT_SEL 0x000000F0 1002 /* 0 GPIO[1] <-- default */ 1003 /* 1 GPIO[0] */ 1004 /* 2 GPIO[10] */ 1005 /* 3 VIP_656_DATA_VAL */ 1006 /* 4 VIP_656_DATA[0] */ 1007 /* 5 VIP_656_CLK */ 1008 /* 6 VIP_656_DATA_EXT[1] */ 1009 /* 7 VIP_656_DATA_EXT[0] */ 1010 1011 #define FLD_GPIO0_ALT_SEL 0x0000000F 1012 /* 0 GPIO[0] <-- default */ 1013 /* 1 GPIO[1] */ 1014 /* 2 GPIO[10] */ 1015 /* 3 VIP_656_DATA_VAL */ 1016 /* 4 VIP_656_DATA[0] */ 1017 /* 5 VIP_656_CLK */ 1018 /* 6 VIP_656_DATA_EXT[1] */ 1019 /* 7 VIP_656_DATA_EXT[0] */ 1020 1021 #define ALT_PIN_IN_SEL 0x110030 /* Alternate GPIO input select */ 1022 1023 #define FLD_GPIO10_ALT_IN_SEL 0x0000F000 1024 /* 0 GPIO[10] <-- default */ 1025 /* 1 IR_RX */ 1026 /* 2 IR_TX */ 1027 /* 3 AUX_PLL_CLK */ 1028 /* 4 IF_ATT_SEL */ 1029 /* 5 GPIO[0] */ 1030 /* 6 GPIO[1] */ 1031 /* 7 GPIO[2] */ 1032 1033 #define FLD_GPIO2_ALT_IN_SEL 0x00000F00 1034 /* 0 GPIO[2] <-- default */ 1035 /* 1 IR_RX */ 1036 /* 2 IR_TX */ 1037 /* 3 AUX_PLL_CLK */ 1038 /* 4 IF_ATT_SEL */ 1039 1040 #define FLD_GPIO1_ALT_IN_SEL 0x000000F0 1041 /* 0 GPIO[1] <-- default */ 1042 /* 1 IR_RX */ 1043 /* 2 IR_TX */ 1044 /* 3 AUX_PLL_CLK */ 1045 /* 4 IF_ATT_SEL */ 1046 1047 #define FLD_GPIO0_ALT_IN_SEL 0x0000000F 1048 /* 0 GPIO[0] <-- default */ 1049 /* 1 IR_RX */ 1050 /* 2 IR_TX */ 1051 /* 3 AUX_PLL_CLK */ 1052 /* 4 IF_ATT_SEL */ 1053 1054 /* ***************************************************************************** */ 1055 #define TEST_BUS_CTL1 0x110040 /* Test bus control register #1 */ 1056 1057 /* ***************************************************************************** */ 1058 #define TEST_BUS_CTL2 0x110044 /* Test bus control register #2 */ 1059 1060 /* ***************************************************************************** */ 1061 #define CLK_DELAY 0x110048 /* Clock delay */ 1062 #define FLD_MOE_CLK_DIS 0x80000000 /* Disable MoE clock */ 1063 1064 /* ***************************************************************************** */ 1065 #define PAD_CTRL 0x110068 /* Pad drive strength control */ 1066 1067 /* ***************************************************************************** */ 1068 #define MBIST_CTRL 0x110050 /* SRAM memory built-in self test control */ 1069 1070 /* ***************************************************************************** */ 1071 #define MBIST_STAT 0x110054 /* SRAM memory built-in self test status */ 1072 1073 /* ***************************************************************************** */ 1074 /* PLL registers */ 1075 /* ***************************************************************************** */ 1076 #define PLL_A_INT_FRAC 0x110088 1077 #define PLL_A_POST_STAT_BIST 0x11008C 1078 #define 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FLD_VID_A_GAMMA_DIS 0x00000008 1103 #define FLD_VID_A_FORMAT 0x00000007 1104 #define FLD_VID_A_GAMMA_FACTOR 0x00000010 1105 1106 /* ***************************************************************************** */ 1107 #define VID_A_VBI_CTL 0x130088 /* Video A VBI miscellaneous control */ 1108 #define FLD_VID_A_VIP_EXT 0x00000003 1109 1110 /* ***************************************************************************** */ 1111 #define VID_B_DMA 0x130100 /* Video B DMA data port */ 1112 1113 /* ***************************************************************************** */ 1114 #define VBI_B_DMA 0x130108 /* VBI B DMA data port */ 1115 1116 /* ***************************************************************************** */ 1117 #define VID_B_SRC_SEL 0x130144 /* Video B source select */ 1118 #define FLD_VID_B_SRC_SEL 0x00000000 1119 1120 /* ***************************************************************************** */ 1121 #define VID_B_LNGTH 0x130150 /* Video B line length */ 1122 #define FLD_VID_B_LN_LNGTH 0x00000FFF 1123 1124 /* ***************************************************************************** */ 1125 #define VID_B_VIP_CTL 0x130180 /* Video B VIP format control */ 1126 1127 /* ***************************************************************************** */ 1128 #define VID_B_PIXEL_FRMT 0x130184 /* Video B pixel format */ 1129 #define FLD_VID_B_GAMMA_DIS 0x00000008 1130 #define FLD_VID_B_FORMAT 0x00000007 1131 #define FLD_VID_B_GAMMA_FACTOR 0x00000010 1132 1133 /* ***************************************************************************** */ 1134 #define VID_C_DMA 0x130200 /* Video C DMA data port */ 1135 1136 /* ***************************************************************************** */ 1137 #define VID_C_LNGTH 0x130250 /* Video C line length */ 1138 #define FLD_VID_C_LN_LNGTH 0x00000FFF 1139 1140 /* ***************************************************************************** */ 1141 /* Video Destination Channels */ 1142 /* ***************************************************************************** */ 1143 1144 #define VID_DST_A_GPCNT 0x130020 /* Video A general purpose counter */ 1145 #define VID_DST_B_GPCNT 0x130120 /* Video B general purpose counter */ 1146 #define VID_DST_C_GPCNT 0x130220 /* Video C general purpose counter */ 1147 #define VID_DST_D_GPCNT 0x130320 /* Video D general purpose counter */ 1148 #define VID_DST_E_GPCNT 0x130420 /* Video E general purpose counter */ 1149 #define VID_DST_F_GPCNT 0x130520 /* Video F general purpose counter */ 1150 #define VID_DST_G_GPCNT 0x130620 /* Video G general purpose counter */ 1151 #define VID_DST_H_GPCNT 0x130720 /* Video H general purpose counter */ 1152 1153 /* ***************************************************************************** */ 1154 1155 #define VID_DST_A_GPCNT_CTL 0x130030 /* Video A general purpose control */ 1156 #define VID_DST_B_GPCNT_CTL 0x130130 /* Video B general purpose control */ 1157 #define VID_DST_C_GPCNT_CTL 0x130230 /* Video C general purpose control */ 1158 #define VID_DST_D_GPCNT_CTL 0x130330 /* Video D general purpose control */ 1159 #define VID_DST_E_GPCNT_CTL 0x130430 /* Video E general purpose control */ 1160 #define VID_DST_F_GPCNT_CTL 0x130530 /* Video F general purpose control */ 1161 #define VID_DST_G_GPCNT_CTL 0x130630 /* Video G general purpose control */ 1162 #define VID_DST_H_GPCNT_CTL 0x130730 /* Video H general purpose control */ 1163 1164 /* ***************************************************************************** */ 1165 1166 #define VID_DST_A_DMA_CTL 0x130040 /* Video A DMA control */ 1167 #define VID_DST_B_DMA_CTL 0x130140 /* Video B DMA control */ 1168 #define VID_DST_C_DMA_CTL 0x130240 /* Video C DMA control */ 1169 #define VID_DST_D_DMA_CTL 0x130340 /* Video D DMA control */ 1170 #define VID_DST_E_DMA_CTL 0x130440 /* Video E DMA control */ 1171 #define VID_DST_F_DMA_CTL 0x130540 /* Video F DMA control */ 1172 #define VID_DST_G_DMA_CTL 0x130640 /* Video G DMA control */ 1173 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format */ 1193 #define VID_DST_C_PIX_FRMT 0x130284 /* Video C Pixel format */ 1194 #define VID_DST_D_PIX_FRMT 0x130384 /* Video D Pixel format */ 1195 #define VID_DST_E_PIX_FRMT 0x130484 /* Video E Pixel format */ 1196 #define VID_DST_F_PIX_FRMT 0x130584 /* Video F Pixel format */ 1197 #define VID_DST_G_PIX_FRMT 0x130684 /* Video G Pixel format */ 1198 #define VID_DST_H_PIX_FRMT 0x130784 /* Video H Pixel format */ 1199 1200 /* ***************************************************************************** */ 1201 /* Video Source Channels */ 1202 /* ***************************************************************************** */ 1203 1204 #define VID_SRC_A_GPCNT_CTL 0x130804 /* Video A general purpose control */ 1205 #define VID_SRC_B_GPCNT_CTL 0x130904 /* Video B general purpose control */ 1206 #define VID_SRC_C_GPCNT_CTL 0x130A04 /* Video C general purpose control */ 1207 #define VID_SRC_D_GPCNT_CTL 0x130B04 /* Video D general purpose control */ 1208 #define VID_SRC_E_GPCNT_CTL 0x130C04 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***************************************************************************** */ 1225 1226 #define VID_SRC_A_DMA_CTL 0x13080C /* Video A DMA control */ 1227 #define VID_SRC_B_DMA_CTL 0x13090C /* Video B DMA control */ 1228 #define VID_SRC_C_DMA_CTL 0x130A0C /* Video C DMA control */ 1229 #define VID_SRC_D_DMA_CTL 0x130B0C /* Video D DMA control */ 1230 #define VID_SRC_E_DMA_CTL 0x130C0C /* Video E DMA control */ 1231 #define VID_SRC_F_DMA_CTL 0x130D0C /* Video F DMA control */ 1232 #define VID_SRC_I_DMA_CTL 0x130E0C /* Video I DMA control */ 1233 #define VID_SRC_J_DMA_CTL 0x130F0C /* Video J DMA control */ 1234 1235 #define FLD_APB_RISC_EN 0x00000010 1236 #define FLD_APB_FIFO_EN 0x00000001 1237 1238 /* ***************************************************************************** */ 1239 1240 #define VID_SRC_A_FMT_CTL 0x130810 /* Video A format control */ 1241 #define VID_SRC_B_FMT_CTL 0x130910 /* Video B format control */ 1242 #define VID_SRC_C_FMT_CTL 0x130A10 /* Video C format control */ 1243 #define VID_SRC_D_FMT_CTL 0x130B10 /* Video D format control */ 1244 #define VID_SRC_E_FMT_CTL 0x130C10 /* Video E format control */ 1245 #define VID_SRC_F_FMT_CTL 0x130D10 /* Video F format control */ 1246 #define VID_SRC_I_FMT_CTL 0x130E10 /* Video I format control */ 1247 #define VID_SRC_J_FMT_CTL 0x130F10 /* Video J format control */ 1248 1249 /* ***************************************************************************** */ 1250 1251 #define VID_SRC_A_ACTIVE_CTL1 0x130814 /* Video A active control 1 */ 1252 #define VID_SRC_B_ACTIVE_CTL1 0x130914 /* Video B active control 1 */ 1253 #define VID_SRC_C_ACTIVE_CTL1 0x130A14 /* Video C active control 1 */ 1254 #define VID_SRC_D_ACTIVE_CTL1 0x130B14 /* Video D active control 1 */ 1255 #define VID_SRC_E_ACTIVE_CTL1 0x130C14 /* Video E active control 1 */ 1256 #define VID_SRC_F_ACTIVE_CTL1 0x130D14 /* Video F active control 1 */ 1257 #define VID_SRC_I_ACTIVE_CTL1 0x130E14 /* Video I active control 1 */ 1258 #define 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