1 // SPDX-License-Identifier: MIT 2 /* 3 * Copyright © 2020 Intel Corporation 4 */ 5 6 #include "display/bxt_dpio_phy_regs.h" 7 #include "display/i9xx_plane_regs.h" 8 #include "display/i9xx_wm_regs.h" 9 #include "display/intel_audio_regs.h" 10 #include "display/intel_backlight_regs.h" 11 #include "display/intel_color_regs.h" 12 #include "display/intel_crt_regs.h" 13 #include "display/intel_cursor_regs.h" 14 #include "display/intel_display_types.h" 15 #include "display/intel_dmc_regs.h" 16 #include "display/intel_dp_aux_regs.h" 17 #include "display/intel_dpio_phy.h" 18 #include "display/intel_fbc_regs.h" 19 #include "display/intel_fdi_regs.h" 20 #include "display/intel_lvds_regs.h" 21 #include "display/intel_psr_regs.h" 22 #include "display/intel_sprite_regs.h" 23 #include "display/skl_universal_plane_regs.h" 24 #include "display/skl_watermark_regs.h" 25 #include "display/vlv_dsi_pll_regs.h" 26 #include "gt/intel_engine_regs.h" 27 #include "gt/intel_gt_regs.h" 28 #include "gvt/reg.h" 29 30 #include "i915_drv.h" 31 #include "i915_pvinfo.h" 32 #include "i915_reg.h" 33 #include "intel_gvt.h" 34 #include "intel_mchbar_regs.h" 35 36 #define MMIO_F(reg, s) do { \ 37 int ret; \ 38 ret = iter->handle_mmio_cb(iter, i915_mmio_reg_offset(reg), s); \ 39 if (ret) \ 40 return ret; \ 41 } while (0) 42 43 #define MMIO_D(reg) MMIO_F(reg, 4) 44 45 #define MMIO_RING_F(prefix, s) do { \ 46 MMIO_F(prefix(RENDER_RING_BASE), s); \ 47 MMIO_F(prefix(BLT_RING_BASE), s); \ 48 MMIO_F(prefix(GEN6_BSD_RING_BASE), s); \ 49 MMIO_F(prefix(VEBOX_RING_BASE), s); \ 50 if (HAS_ENGINE(to_gt(iter->i915), VCS1)) \ 51 MMIO_F(prefix(GEN8_BSD2_RING_BASE), s); \ 52 } while (0) 53 54 #define MMIO_RING_D(prefix) \ 55 MMIO_RING_F(prefix, 4) 56 57 static int iterate_generic_mmio(struct intel_gvt_mmio_table_iter *iter) 58 { 59 struct drm_i915_private *dev_priv = iter->i915; 60 61 MMIO_RING_D(RING_IMR); 62 MMIO_D(SDEIMR); 63 MMIO_D(SDEIER); 64 MMIO_D(SDEIIR); 65 MMIO_D(SDEISR); 66 MMIO_RING_D(RING_HWSTAM); 67 MMIO_D(BSD_HWS_PGA_GEN7); 68 MMIO_D(BLT_HWS_PGA_GEN7); 69 MMIO_D(VEBOX_HWS_PGA_GEN7); 70 71 #define RING_REG(base) _MMIO((base) + 0x28) 72 MMIO_RING_D(RING_REG); 73 #undef RING_REG 74 75 #define RING_REG(base) _MMIO((base) + 0x134) 76 MMIO_RING_D(RING_REG); 77 #undef RING_REG 78 79 #define RING_REG(base) _MMIO((base) + 0x6c) 80 MMIO_RING_D(RING_REG); 81 #undef RING_REG 82 MMIO_D(_MMIO(0x2148)); 83 MMIO_D(CCID(RENDER_RING_BASE)); 84 MMIO_D(_MMIO(0x12198)); 85 MMIO_D(GEN7_CXT_SIZE); 86 MMIO_RING_D(RING_TAIL); 87 MMIO_RING_D(RING_HEAD); 88 MMIO_RING_D(RING_CTL); 89 MMIO_RING_D(RING_ACTHD); 90 MMIO_RING_D(RING_START); 91 92 /* RING MODE */ 93 #define RING_REG(base) _MMIO((base) + 0x29c) 94 MMIO_RING_D(RING_REG); 95 #undef RING_REG 96 97 MMIO_RING_D(RING_MI_MODE); 98 MMIO_RING_D(RING_INSTPM); 99 MMIO_RING_D(RING_TIMESTAMP); 100 MMIO_RING_D(RING_TIMESTAMP_UDW); 101 MMIO_D(GEN7_GT_MODE); 102 MMIO_D(CACHE_MODE_0_GEN7); 103 MMIO_D(CACHE_MODE_1); 104 MMIO_D(CACHE_MODE_0); 105 MMIO_D(_MMIO(0x2124)); 106 MMIO_D(_MMIO(0x20dc)); 107 MMIO_D(_3D_CHICKEN3); 108 MMIO_D(_MMIO(0x2088)); 109 MMIO_D(FF_SLICE_CS_CHICKEN2); 110 MMIO_D(_MMIO(0x2470)); 111 MMIO_D(GAM_ECOCHK); 112 MMIO_D(GEN7_COMMON_SLICE_CHICKEN1); 113 MMIO_D(COMMON_SLICE_CHICKEN2); 114 MMIO_D(_MMIO(0x9030)); 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1196 MMIO_D(BXT_PORT_TX_DW4_GRP(DPIO_PHY0, DPIO_CH1)); 1197 MMIO_D(BXT_PORT_TX_DW14_LN(DPIO_PHY0, DPIO_CH1, 0)); 1198 MMIO_D(BXT_PORT_TX_DW14_LN(DPIO_PHY0, DPIO_CH1, 1)); 1199 MMIO_D(BXT_PORT_TX_DW14_LN(DPIO_PHY0, DPIO_CH1, 2)); 1200 MMIO_D(BXT_PORT_TX_DW14_LN(DPIO_PHY0, DPIO_CH1, 3)); 1201 MMIO_D(BXT_PORT_PLL(DPIO_PHY0, DPIO_CH1, 0)); 1202 MMIO_D(BXT_PORT_PLL(DPIO_PHY0, DPIO_CH1, 1)); 1203 MMIO_D(BXT_PORT_PLL(DPIO_PHY0, DPIO_CH1, 2)); 1204 MMIO_D(BXT_PORT_PLL(DPIO_PHY0, DPIO_CH1, 3)); 1205 MMIO_D(BXT_PORT_PLL(DPIO_PHY0, DPIO_CH1, 6)); 1206 MMIO_D(BXT_PORT_PLL(DPIO_PHY0, DPIO_CH1, 8)); 1207 MMIO_D(BXT_PORT_PLL(DPIO_PHY0, DPIO_CH1, 9)); 1208 MMIO_D(BXT_PORT_PLL(DPIO_PHY0, DPIO_CH1, 10)); 1209 MMIO_D(BXT_PORT_PLL_EBB_0(DPIO_PHY1, DPIO_CH0)); 1210 MMIO_D(BXT_PORT_PLL_EBB_4(DPIO_PHY1, DPIO_CH0)); 1211 MMIO_D(BXT_PORT_PCS_DW10_LN01(DPIO_PHY1, DPIO_CH0)); 1212 MMIO_D(BXT_PORT_PCS_DW10_GRP(DPIO_PHY1, DPIO_CH0)); 1213 MMIO_D(BXT_PORT_PCS_DW12_LN01(DPIO_PHY1, DPIO_CH0)); 1214 MMIO_D(BXT_PORT_PCS_DW12_LN23(DPIO_PHY1, DPIO_CH0)); 1215 MMIO_D(BXT_PORT_PCS_DW12_GRP(DPIO_PHY1, DPIO_CH0)); 1216 MMIO_D(BXT_PORT_TX_DW2_LN(DPIO_PHY1, DPIO_CH0, 0)); 1217 MMIO_D(BXT_PORT_TX_DW2_GRP(DPIO_PHY1, DPIO_CH0)); 1218 MMIO_D(BXT_PORT_TX_DW3_LN(DPIO_PHY1, DPIO_CH0, 0)); 1219 MMIO_D(BXT_PORT_TX_DW3_GRP(DPIO_PHY1, DPIO_CH0)); 1220 MMIO_D(BXT_PORT_TX_DW4_LN(DPIO_PHY1, DPIO_CH0, 0)); 1221 MMIO_D(BXT_PORT_TX_DW4_GRP(DPIO_PHY1, DPIO_CH0)); 1222 MMIO_D(BXT_PORT_TX_DW14_LN(DPIO_PHY1, DPIO_CH0, 0)); 1223 MMIO_D(BXT_PORT_TX_DW14_LN(DPIO_PHY1, DPIO_CH0, 1)); 1224 MMIO_D(BXT_PORT_TX_DW14_LN(DPIO_PHY1, DPIO_CH0, 2)); 1225 MMIO_D(BXT_PORT_TX_DW14_LN(DPIO_PHY1, DPIO_CH0, 3)); 1226 MMIO_D(BXT_PORT_PLL(DPIO_PHY1, DPIO_CH0, 0)); 1227 MMIO_D(BXT_PORT_PLL(DPIO_PHY1, DPIO_CH0, 1)); 1228 MMIO_D(BXT_PORT_PLL(DPIO_PHY1, DPIO_CH0, 2)); 1229 MMIO_D(BXT_PORT_PLL(DPIO_PHY1, DPIO_CH0, 3)); 1230 MMIO_D(BXT_PORT_PLL(DPIO_PHY1, DPIO_CH0, 6)); 1231 MMIO_D(BXT_PORT_PLL(DPIO_PHY1, DPIO_CH0, 8)); 1232 MMIO_D(BXT_PORT_PLL(DPIO_PHY1, DPIO_CH0, 9)); 1233 MMIO_D(BXT_PORT_PLL(DPIO_PHY1, DPIO_CH0, 10)); 1234 MMIO_D(BXT_DE_PLL_CTL); 1235 MMIO_D(BXT_DE_PLL_ENABLE); 1236 MMIO_D(BXT_DSI_PLL_CTL); 1237 MMIO_D(BXT_DSI_PLL_ENABLE); 1238 MMIO_D(GEN9_CLKGATE_DIS_0); 1239 MMIO_D(GEN9_CLKGATE_DIS_4); 1240 MMIO_D(HSW_TVIDEO_DIP_GCP(dev_priv, TRANSCODER_A)); 1241 MMIO_D(HSW_TVIDEO_DIP_GCP(dev_priv, TRANSCODER_B)); 1242 MMIO_D(HSW_TVIDEO_DIP_GCP(dev_priv, TRANSCODER_C)); 1243 MMIO_D(RC6_CTX_BASE); 1244 MMIO_D(GEN8_PUSHBUS_CONTROL); 1245 MMIO_D(GEN8_PUSHBUS_ENABLE); 1246 MMIO_D(GEN8_PUSHBUS_SHIFT); 1247 MMIO_D(GEN6_GFXPAUSE); 1248 MMIO_D(GEN8_L3SQCREG1); 1249 MMIO_D(GEN8_L3CNTLREG); 1250 MMIO_D(_MMIO(0x20D8)); 1251 MMIO_F(GEN8_RING_CS_GPR(RENDER_RING_BASE, 0), 0x40); 1252 MMIO_F(GEN8_RING_CS_GPR(GEN6_BSD_RING_BASE, 0), 0x40); 1253 MMIO_F(GEN8_RING_CS_GPR(BLT_RING_BASE, 0), 0x40); 1254 MMIO_F(GEN8_RING_CS_GPR(VEBOX_RING_BASE, 0), 0x40); 1255 MMIO_D(GEN9_CTX_PREEMPT_REG); 1256 MMIO_D(GEN8_PRIVATE_PAT_LO); 1257 1258 return 0; 1259 } 1260 1261 /** 1262 * intel_gvt_iterate_mmio_table - Iterate the GVT MMIO table 1263 * @iter: the interator 1264 * 1265 * This function is called for iterating the GVT MMIO table when i915 is 1266 * taking the snapshot of the HW and GVT is building MMIO tracking table. 1267 */ 1268 int intel_gvt_iterate_mmio_table(struct intel_gvt_mmio_table_iter *iter) 1269 { 1270 struct drm_i915_private *i915 = iter->i915; 1271 int ret; 1272 1273 ret = iterate_generic_mmio(iter); 1274 if (ret) 1275 goto err; 1276 1277 if (IS_BROADWELL(i915)) { 1278 ret = iterate_bdw_only_mmio(iter); 1279 if (ret) 1280 goto err; 1281 ret = iterate_bdw_plus_mmio(iter); 1282 if (ret) 1283 goto err; 1284 ret = iterate_pre_skl_mmio(iter); 1285 if (ret) 1286 goto err; 1287 } else if (IS_SKYLAKE(i915) || 1288 IS_KABYLAKE(i915) || 1289 IS_COFFEELAKE(i915) || 1290 IS_COMETLAKE(i915)) { 1291 ret = iterate_bdw_plus_mmio(iter); 1292 if (ret) 1293 goto err; 1294 ret = iterate_skl_plus_mmio(iter); 1295 if (ret) 1296 goto err; 1297 } else if (IS_BROXTON(i915)) { 1298 ret = iterate_bdw_plus_mmio(iter); 1299 if (ret) 1300 goto err; 1301 ret = iterate_skl_plus_mmio(iter); 1302 if (ret) 1303 goto err; 1304 ret = iterate_bxt_mmio(iter); 1305 if (ret) 1306 goto err; 1307 } 1308 1309 return 0; 1310 err: 1311 return ret; 1312 } 1313 EXPORT_SYMBOL_NS_GPL(intel_gvt_iterate_mmio_table, "I915_GVT"); 1314