1 // SPDX-License-Identifier: MIT 2 /* 3 * Copyright © 2020 Intel Corporation 4 */ 5 6 #include <drm/intel/intel_pcode_regs.h> 7 #include <drm/intel/intel_gmd_misc_regs.h> 8 9 #include <drm/intel/intel_gmd_interrupt_regs.h> 10 11 #include "display/bxt_dpio_phy_regs.h" 12 #include "display/i9xx_plane_regs.h" 13 #include "display/i9xx_wm_regs.h" 14 #include "display/intel_audio_regs.h" 15 #include "display/intel_backlight_regs.h" 16 #include "display/intel_color_regs.h" 17 #include "display/intel_crt_regs.h" 18 #include "display/intel_cursor_regs.h" 19 #include "display/intel_display_limits.h" 20 #include "display/intel_display_regs.h" 21 #include "display/intel_dmc_regs.h" 22 #include "display/intel_dp_aux_regs.h" 23 #include "display/intel_dpio_phy.h" 24 #include "display/intel_fbc.h" 25 #include "display/intel_fbc_regs.h" 26 #include "display/intel_fdi_regs.h" 27 #include "display/intel_lvds_regs.h" 28 #include "display/intel_pfit_regs.h" 29 #include "display/intel_psr_regs.h" 30 #include "display/intel_sbi_regs.h" 31 #include "display/intel_sprite_regs.h" 32 #include "display/intel_vga_regs.h" 33 #include "display/skl_universal_plane_regs.h" 34 #include "display/skl_watermark_regs.h" 35 #include "display/vlv_dsi_pll_regs.h" 36 37 #include "gt/intel_engine_regs.h" 38 #include "gt/intel_gt_regs.h" 39 40 #include "gvt/display_helpers.h" 41 #include "gvt/reg.h" 42 43 #include "i915_drv.h" 44 #include "i915_pvinfo.h" 45 #include "i915_reg.h" 46 #include "intel_gvt.h" 47 #include "intel_mchbar_regs.h" 48 49 #define MMIO_F(reg, s) do { \ 50 int ret; \ 51 ret = iter->handle_mmio_cb(iter, i915_mmio_reg_offset(reg), s); \ 52 if (ret) \ 53 return ret; \ 54 } while (0) 55 56 #define MMIO_D(reg) MMIO_F(reg, 4) 57 58 #define MMIO_RING_F(prefix, s) do { \ 59 MMIO_F(prefix(RENDER_RING_BASE), s); \ 60 MMIO_F(prefix(BLT_RING_BASE), s); \ 61 MMIO_F(prefix(GEN6_BSD_RING_BASE), s); \ 62 MMIO_F(prefix(VEBOX_RING_BASE), s); \ 63 if (HAS_ENGINE(to_gt(iter->i915), VCS1)) \ 64 MMIO_F(prefix(GEN8_BSD2_RING_BASE), s); \ 65 } while (0) 66 67 #define MMIO_RING_D(prefix) \ 68 MMIO_RING_F(prefix, 4) 69 70 static int iterate_generic_mmio(struct intel_gvt_mmio_table_iter *iter) 71 { 72 struct drm_i915_private *dev_priv = iter->i915; 73 struct intel_display *display = dev_priv->display; 74 75 MMIO_RING_D(RING_IMR); 76 MMIO_D(SDEIMR); 77 MMIO_D(SDEIER); 78 MMIO_D(SDEIIR); 79 MMIO_D(SDEISR); 80 MMIO_RING_D(RING_HWSTAM); 81 MMIO_D(BSD_HWS_PGA_GEN7); 82 MMIO_D(BLT_HWS_PGA_GEN7); 83 MMIO_D(VEBOX_HWS_PGA_GEN7); 84 85 #define RING_REG(base) _MMIO((base) + 0x28) 86 MMIO_RING_D(RING_REG); 87 #undef RING_REG 88 89 #define RING_REG(base) _MMIO((base) + 0x134) 90 MMIO_RING_D(RING_REG); 91 #undef RING_REG 92 93 #define RING_REG(base) _MMIO((base) + 0x6c) 94 MMIO_RING_D(RING_REG); 95 #undef RING_REG 96 MMIO_D(_MMIO(0x2148)); 97 MMIO_D(CCID(RENDER_RING_BASE)); 98 MMIO_D(_MMIO(0x12198)); 99 MMIO_D(GEN7_CXT_SIZE); 100 MMIO_RING_D(RING_TAIL); 101 MMIO_RING_D(RING_HEAD); 102 MMIO_RING_D(RING_CTL); 103 MMIO_RING_D(RING_ACTHD); 104 MMIO_RING_D(RING_START); 105 106 /* RING MODE */ 107 #define RING_REG(base) _MMIO((base) + 0x29c) 108 MMIO_RING_D(RING_REG); 109 #undef RING_REG 110 111 MMIO_RING_D(RING_MI_MODE); 112 MMIO_RING_D(RING_INSTPM); 113 MMIO_RING_D(RING_TIMESTAMP); 114 MMIO_RING_D(RING_TIMESTAMP_UDW); 115 MMIO_D(GEN7_GT_MODE); 116 MMIO_D(CACHE_MODE_0_GEN7); 117 MMIO_D(CACHE_MODE_1); 118 MMIO_D(CACHE_MODE_0); 119 MMIO_D(_MMIO(0x2124)); 120 MMIO_D(_MMIO(0x20dc)); 121 MMIO_D(_3D_CHICKEN3); 122 MMIO_D(_MMIO(0x2088)); 123 MMIO_D(FF_SLICE_CS_CHICKEN2); 124 MMIO_D(_MMIO(0x2470)); 125 MMIO_D(GAM_ECOCHK); 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1123 struct intel_display *display = dev_priv->display; 1124 1125 MMIO_F(_MMIO(0x80000), 0x3000); 1126 MMIO_D(GEN7_SAMPLER_INSTDONE); 1127 MMIO_D(GEN7_ROW_INSTDONE); 1128 MMIO_D(GEN8_FAULT_TLB_DATA0); 1129 MMIO_D(GEN8_FAULT_TLB_DATA1); 1130 MMIO_D(ERROR_GEN6); 1131 MMIO_D(DONE_REG); 1132 MMIO_D(EIR); 1133 MMIO_D(PGTBL_ER); 1134 MMIO_D(_MMIO(0x4194)); 1135 MMIO_D(_MMIO(0x4294)); 1136 MMIO_D(_MMIO(0x4494)); 1137 MMIO_RING_D(RING_PSMI_CTL); 1138 MMIO_RING_D(RING_DMA_FADD); 1139 MMIO_RING_D(RING_DMA_FADD_UDW); 1140 MMIO_RING_D(RING_IPEHR); 1141 MMIO_RING_D(RING_INSTPS); 1142 MMIO_RING_D(RING_BBADDR_UDW); 1143 MMIO_RING_D(RING_BBSTATE); 1144 MMIO_RING_D(RING_IPEIR); 1145 MMIO_F(SOFT_SCRATCH(0), 16 * 4); 1146 MMIO_D(BXT_P_CR_GT_DISP_PWRON); 1147 MMIO_D(BXT_RP_STATE_CAP); 1148 MMIO_D(BXT_PHY_CTL_FAMILY(DPIO_PHY0)); 1149 MMIO_D(BXT_PHY_CTL_FAMILY(DPIO_PHY1)); 1150 MMIO_D(BXT_PHY_CTL(PORT_A)); 1151 MMIO_D(BXT_PHY_CTL(PORT_B)); 1152 MMIO_D(BXT_PHY_CTL(PORT_C)); 1153 MMIO_D(BXT_PORT_PLL_ENABLE(PORT_A)); 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1233 MMIO_D(BXT_PORT_TX_DW3_LN(DPIO_PHY1, DPIO_CH0, 0)); 1234 MMIO_D(BXT_PORT_TX_DW3_GRP(DPIO_PHY1, DPIO_CH0)); 1235 MMIO_D(BXT_PORT_TX_DW4_LN(DPIO_PHY1, DPIO_CH0, 0)); 1236 MMIO_D(BXT_PORT_TX_DW4_GRP(DPIO_PHY1, DPIO_CH0)); 1237 MMIO_D(BXT_PORT_TX_DW14_LN(DPIO_PHY1, DPIO_CH0, 0)); 1238 MMIO_D(BXT_PORT_TX_DW14_LN(DPIO_PHY1, DPIO_CH0, 1)); 1239 MMIO_D(BXT_PORT_TX_DW14_LN(DPIO_PHY1, DPIO_CH0, 2)); 1240 MMIO_D(BXT_PORT_TX_DW14_LN(DPIO_PHY1, DPIO_CH0, 3)); 1241 MMIO_D(BXT_PORT_PLL(DPIO_PHY1, DPIO_CH0, 0)); 1242 MMIO_D(BXT_PORT_PLL(DPIO_PHY1, DPIO_CH0, 1)); 1243 MMIO_D(BXT_PORT_PLL(DPIO_PHY1, DPIO_CH0, 2)); 1244 MMIO_D(BXT_PORT_PLL(DPIO_PHY1, DPIO_CH0, 3)); 1245 MMIO_D(BXT_PORT_PLL(DPIO_PHY1, DPIO_CH0, 6)); 1246 MMIO_D(BXT_PORT_PLL(DPIO_PHY1, DPIO_CH0, 8)); 1247 MMIO_D(BXT_PORT_PLL(DPIO_PHY1, DPIO_CH0, 9)); 1248 MMIO_D(BXT_PORT_PLL(DPIO_PHY1, DPIO_CH0, 10)); 1249 MMIO_D(BXT_DE_PLL_CTL); 1250 MMIO_D(BXT_DE_PLL_ENABLE); 1251 MMIO_D(BXT_DSI_PLL_CTL); 1252 MMIO_D(BXT_DSI_PLL_ENABLE); 1253 MMIO_D(GEN9_CLKGATE_DIS_0); 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1286 int ret; 1287 1288 ret = iterate_generic_mmio(iter); 1289 if (ret) 1290 goto err; 1291 1292 if (IS_BROADWELL(i915)) { 1293 ret = iterate_bdw_only_mmio(iter); 1294 if (ret) 1295 goto err; 1296 ret = iterate_bdw_plus_mmio(iter); 1297 if (ret) 1298 goto err; 1299 ret = iterate_pre_skl_mmio(iter); 1300 if (ret) 1301 goto err; 1302 } else if (IS_SKYLAKE(i915) || 1303 IS_KABYLAKE(i915) || 1304 IS_COFFEELAKE(i915) || 1305 IS_COMETLAKE(i915)) { 1306 ret = iterate_bdw_plus_mmio(iter); 1307 if (ret) 1308 goto err; 1309 ret = iterate_skl_plus_mmio(iter); 1310 if (ret) 1311 goto err; 1312 } else if (IS_BROXTON(i915)) { 1313 ret = iterate_bdw_plus_mmio(iter); 1314 if (ret) 1315 goto err; 1316 ret = iterate_skl_plus_mmio(iter); 1317 if (ret) 1318 goto err; 1319 ret = iterate_bxt_mmio(iter); 1320 if (ret) 1321 goto err; 1322 } 1323 1324 return 0; 1325 err: 1326 return ret; 1327 } 1328 EXPORT_SYMBOL_NS_GPL(intel_gvt_iterate_mmio_table, "I915_GVT"); 1329