1 // SPDX-License-Identifier: MIT 2 /* 3 * Copyright © 2020 Intel Corporation 4 */ 5 6 #include "display/bxt_dpio_phy_regs.h" 7 #include "display/i9xx_plane_regs.h" 8 #include "display/i9xx_wm_regs.h" 9 #include "display/intel_audio_regs.h" 10 #include "display/intel_backlight_regs.h" 11 #include "display/intel_color_regs.h" 12 #include "display/intel_crt_regs.h" 13 #include "display/intel_cursor_regs.h" 14 #include "display/intel_display_core.h" 15 #include "display/intel_display_regs.h" 16 #include "display/intel_display_types.h" 17 #include "display/intel_dmc_regs.h" 18 #include "display/intel_dp_aux_regs.h" 19 #include "display/intel_dpio_phy.h" 20 #include "display/intel_fbc_regs.h" 21 #include "display/intel_fdi_regs.h" 22 #include "display/intel_lvds_regs.h" 23 #include "display/intel_pfit_regs.h" 24 #include "display/intel_psr_regs.h" 25 #include "display/intel_sbi_regs.h" 26 #include "display/intel_sprite_regs.h" 27 #include "display/intel_vga_regs.h" 28 #include "display/skl_universal_plane_regs.h" 29 #include "display/skl_watermark_regs.h" 30 #include "display/vlv_dsi_pll_regs.h" 31 32 #include "gt/intel_engine_regs.h" 33 #include "gt/intel_gt_regs.h" 34 35 #include "gvt/reg.h" 36 37 #include "i915_drv.h" 38 #include "i915_pvinfo.h" 39 #include "i915_reg.h" 40 #include "intel_gvt.h" 41 #include "intel_mchbar_regs.h" 42 43 #define MMIO_F(reg, s) do { \ 44 int ret; \ 45 ret = iter->handle_mmio_cb(iter, i915_mmio_reg_offset(reg), s); \ 46 if (ret) \ 47 return ret; \ 48 } while (0) 49 50 #define MMIO_D(reg) MMIO_F(reg, 4) 51 52 #define MMIO_RING_F(prefix, s) do { \ 53 MMIO_F(prefix(RENDER_RING_BASE), s); \ 54 MMIO_F(prefix(BLT_RING_BASE), s); \ 55 MMIO_F(prefix(GEN6_BSD_RING_BASE), s); \ 56 MMIO_F(prefix(VEBOX_RING_BASE), s); \ 57 if (HAS_ENGINE(to_gt(iter->i915), VCS1)) \ 58 MMIO_F(prefix(GEN8_BSD2_RING_BASE), s); \ 59 } while (0) 60 61 #define MMIO_RING_D(prefix) \ 62 MMIO_RING_F(prefix, 4) 63 64 static int iterate_generic_mmio(struct intel_gvt_mmio_table_iter *iter) 65 { 66 struct drm_i915_private *dev_priv = iter->i915; 67 struct intel_display *display = dev_priv->display; 68 69 MMIO_RING_D(RING_IMR); 70 MMIO_D(SDEIMR); 71 MMIO_D(SDEIER); 72 MMIO_D(SDEIIR); 73 MMIO_D(SDEISR); 74 MMIO_RING_D(RING_HWSTAM); 75 MMIO_D(BSD_HWS_PGA_GEN7); 76 MMIO_D(BLT_HWS_PGA_GEN7); 77 MMIO_D(VEBOX_HWS_PGA_GEN7); 78 79 #define RING_REG(base) _MMIO((base) + 0x28) 80 MMIO_RING_D(RING_REG); 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1117 struct intel_display *display = dev_priv->display; 1118 1119 MMIO_F(_MMIO(0x80000), 0x3000); 1120 MMIO_D(GEN7_SAMPLER_INSTDONE); 1121 MMIO_D(GEN7_ROW_INSTDONE); 1122 MMIO_D(GEN8_FAULT_TLB_DATA0); 1123 MMIO_D(GEN8_FAULT_TLB_DATA1); 1124 MMIO_D(ERROR_GEN6); 1125 MMIO_D(DONE_REG); 1126 MMIO_D(EIR); 1127 MMIO_D(PGTBL_ER); 1128 MMIO_D(_MMIO(0x4194)); 1129 MMIO_D(_MMIO(0x4294)); 1130 MMIO_D(_MMIO(0x4494)); 1131 MMIO_RING_D(RING_PSMI_CTL); 1132 MMIO_RING_D(RING_DMA_FADD); 1133 MMIO_RING_D(RING_DMA_FADD_UDW); 1134 MMIO_RING_D(RING_IPEHR); 1135 MMIO_RING_D(RING_INSTPS); 1136 MMIO_RING_D(RING_BBADDR_UDW); 1137 MMIO_RING_D(RING_BBSTATE); 1138 MMIO_RING_D(RING_IPEIR); 1139 MMIO_F(SOFT_SCRATCH(0), 16 * 4); 1140 MMIO_D(BXT_P_CR_GT_DISP_PWRON); 1141 MMIO_D(BXT_RP_STATE_CAP); 1142 MMIO_D(BXT_PHY_CTL_FAMILY(DPIO_PHY0)); 1143 MMIO_D(BXT_PHY_CTL_FAMILY(DPIO_PHY1)); 1144 MMIO_D(BXT_PHY_CTL(PORT_A)); 1145 MMIO_D(BXT_PHY_CTL(PORT_B)); 1146 MMIO_D(BXT_PHY_CTL(PORT_C)); 1147 MMIO_D(BXT_PORT_PLL_ENABLE(PORT_A)); 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1227 MMIO_D(BXT_PORT_TX_DW3_LN(DPIO_PHY1, DPIO_CH0, 0)); 1228 MMIO_D(BXT_PORT_TX_DW3_GRP(DPIO_PHY1, DPIO_CH0)); 1229 MMIO_D(BXT_PORT_TX_DW4_LN(DPIO_PHY1, DPIO_CH0, 0)); 1230 MMIO_D(BXT_PORT_TX_DW4_GRP(DPIO_PHY1, DPIO_CH0)); 1231 MMIO_D(BXT_PORT_TX_DW14_LN(DPIO_PHY1, DPIO_CH0, 0)); 1232 MMIO_D(BXT_PORT_TX_DW14_LN(DPIO_PHY1, DPIO_CH0, 1)); 1233 MMIO_D(BXT_PORT_TX_DW14_LN(DPIO_PHY1, DPIO_CH0, 2)); 1234 MMIO_D(BXT_PORT_TX_DW14_LN(DPIO_PHY1, DPIO_CH0, 3)); 1235 MMIO_D(BXT_PORT_PLL(DPIO_PHY1, DPIO_CH0, 0)); 1236 MMIO_D(BXT_PORT_PLL(DPIO_PHY1, DPIO_CH0, 1)); 1237 MMIO_D(BXT_PORT_PLL(DPIO_PHY1, DPIO_CH0, 2)); 1238 MMIO_D(BXT_PORT_PLL(DPIO_PHY1, DPIO_CH0, 3)); 1239 MMIO_D(BXT_PORT_PLL(DPIO_PHY1, DPIO_CH0, 6)); 1240 MMIO_D(BXT_PORT_PLL(DPIO_PHY1, DPIO_CH0, 8)); 1241 MMIO_D(BXT_PORT_PLL(DPIO_PHY1, DPIO_CH0, 9)); 1242 MMIO_D(BXT_PORT_PLL(DPIO_PHY1, DPIO_CH0, 10)); 1243 MMIO_D(BXT_DE_PLL_CTL); 1244 MMIO_D(BXT_DE_PLL_ENABLE); 1245 MMIO_D(BXT_DSI_PLL_CTL); 1246 MMIO_D(BXT_DSI_PLL_ENABLE); 1247 MMIO_D(GEN9_CLKGATE_DIS_0); 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1280 int ret; 1281 1282 ret = iterate_generic_mmio(iter); 1283 if (ret) 1284 goto err; 1285 1286 if (IS_BROADWELL(i915)) { 1287 ret = iterate_bdw_only_mmio(iter); 1288 if (ret) 1289 goto err; 1290 ret = iterate_bdw_plus_mmio(iter); 1291 if (ret) 1292 goto err; 1293 ret = iterate_pre_skl_mmio(iter); 1294 if (ret) 1295 goto err; 1296 } else if (IS_SKYLAKE(i915) || 1297 IS_KABYLAKE(i915) || 1298 IS_COFFEELAKE(i915) || 1299 IS_COMETLAKE(i915)) { 1300 ret = iterate_bdw_plus_mmio(iter); 1301 if (ret) 1302 goto err; 1303 ret = iterate_skl_plus_mmio(iter); 1304 if (ret) 1305 goto err; 1306 } else if (IS_BROXTON(i915)) { 1307 ret = iterate_bdw_plus_mmio(iter); 1308 if (ret) 1309 goto err; 1310 ret = iterate_skl_plus_mmio(iter); 1311 if (ret) 1312 goto err; 1313 ret = iterate_bxt_mmio(iter); 1314 if (ret) 1315 goto err; 1316 } 1317 1318 return 0; 1319 err: 1320 return ret; 1321 } 1322 EXPORT_SYMBOL_NS_GPL(intel_gvt_iterate_mmio_table, "I915_GVT"); 1323