xref: /linux/drivers/gpio/gpio-mt7621.c (revision bba2c3615bd6cfee7456d1130f2e6b01b3f4e9ba) 
1 // SPDX-License-Identifier: GPL-2.0
2 /*
3  * Copyright (C) 2009-2011 Gabor Juhos <juhosg@openwrt.org>
4  * Copyright (C) 2013 John Crispin <blogic@openwrt.org>
5  */
6 
7 #include <linux/err.h>
8 #include <linux/gpio/driver.h>
9 #include <linux/gpio/generic.h>
10 #include <linux/interrupt.h>
11 #include <linux/io.h>
12 #include <linux/module.h>
13 #include <linux/platform_device.h>
14 
15 #define MTK_BANK_CNT	3
16 #define MTK_BANK_WIDTH	32
17 
18 #define GPIO_BANK_STRIDE	0x04
19 #define GPIO_REG_CTRL		0x00
20 #define GPIO_REG_POL		0x10
21 #define GPIO_REG_DATA		0x20
22 #define GPIO_REG_DSET		0x30
23 #define GPIO_REG_DCLR		0x40
24 #define GPIO_REG_REDGE		0x50
25 #define GPIO_REG_FEDGE		0x60
26 #define GPIO_REG_HLVL		0x70
27 #define GPIO_REG_LLVL		0x80
28 #define GPIO_REG_STAT		0x90
29 #define GPIO_REG_EDGE		0xA0
30 
31 struct mtk_gc {
32 	struct gpio_generic_chip chip;
33 	struct mtk *parent_priv;
34 	int bank;
35 	u32 rising;
36 	u32 falling;
37 	u32 hlevel;
38 	u32 llevel;
39 };
40 
41 /**
42  * struct mtk - state container for
43  * data of the platform driver. It is 3
44  * separate gpio-chip having an IRQ
45  * linear domain shared for all of them
46  * @pdev: platform device instance
47  * @base: memory base address
48  * @irq_domain: IRQ linear domain shared across the three gpio chips
49  * @gpio_irq: irq number from the device tree
50  * @num_gpios: total number of gpio pins on the three gpio chips
51  * @gc_map: array of the gpio chips
52  */
53 struct mtk {
54 	struct platform_device *pdev;
55 	void __iomem *base;
56 	struct irq_domain *irq_domain;
57 	int gpio_irq;
58 	int num_gpios;
59 	struct mtk_gc gc_map[MTK_BANK_CNT];
60 };
61 
62 static inline struct mtk *
63 mt7621_gpio_gc_to_priv(struct gpio_chip *gc)
64 {
65 	struct mtk_gc *bank = gpiochip_get_data(gc);
66 
67 	return bank->parent_priv;
68 }
69 
70 static inline struct mtk_gc *
71 to_mediatek_gpio(struct gpio_chip *chip)
72 {
73 	struct gpio_generic_chip *gen_gc = to_gpio_generic_chip(chip);
74 
75 	return container_of(gen_gc, struct mtk_gc, chip);
76 }
77 
78 static inline void
79 mtk_gpio_w32(struct mtk_gc *rg, u32 offset, u32 val)
80 {
81 	struct gpio_chip *gc = &rg->chip.gc;
82 	struct mtk *mtk = mt7621_gpio_gc_to_priv(gc);
83 
84 	offset = (rg->bank * GPIO_BANK_STRIDE) + offset;
85 	gpio_generic_write_reg(&rg->chip, mtk->base + offset, val);
86 }
87 
88 static inline u32
89 mtk_gpio_r32(struct mtk_gc *rg, u32 offset)
90 {
91 	struct gpio_chip *gc = &rg->chip.gc;
92 	struct mtk *mtk = mt7621_gpio_gc_to_priv(gc);
93 
94 	offset = (rg->bank * GPIO_BANK_STRIDE) + offset;
95 	return gpio_generic_read_reg(&rg->chip, mtk->base + offset);
96 }
97 
98 static void
99 mt7621_gpio_irq_bank_handler(struct mtk_gc *bank)
100 {
101 	struct mtk *priv = bank->parent_priv;
102 	struct irq_domain *domain = priv->irq_domain;
103 	int hwbase = bank->chip.gc.offset;
104 	unsigned long pending;
105 	unsigned int offset;
106 
107 	pending = mtk_gpio_r32(bank, GPIO_REG_STAT);
108 	if (!pending)
109 		return;
110 
111 	mtk_gpio_w32(bank, GPIO_REG_STAT, pending);
112 
113 	for_each_set_bit(offset, &pending, MTK_BANK_WIDTH)
114 		generic_handle_domain_irq(domain, hwbase + offset);
115 }
116 
117 static void
118 mt7621_gpio_irq_handler(struct irq_desc *desc)
119 {
120 	struct mtk *priv = irq_desc_get_handler_data(desc);
121 	struct irq_chip *chip = irq_desc_get_chip(desc);
122 	int i;
123 
124 	chained_irq_enter(chip, desc);
125 	for (i = 0; i < MTK_BANK_CNT; i++) {
126 		struct mtk_gc *bank = &priv->gc_map[i];
127 
128 		mt7621_gpio_irq_bank_handler(bank);
129 	}
130 	chained_irq_exit(chip, desc);
131 }
132 
133 static int
134 mt7621_gpio_hwirq_to_offset(irq_hw_number_t hwirq, struct mtk_gc *bank)
135 {
136 	return hwirq - bank->chip.gc.offset;
137 }
138 
139 static void
140 mediatek_gpio_irq_unmask(struct irq_data *d)
141 {
142 	struct gpio_chip *gc = irq_data_get_irq_chip_data(d);
143 	struct mtk_gc *rg = gpiochip_get_data(gc);
144 	u32 mask = mt7621_gpio_hwirq_to_offset(d->hwirq, rg);
145 	u32 rise, fall, high, low;
146 
147 	gpiochip_enable_irq(gc, mask);
148 
149 	guard(gpio_generic_lock_irqsave)(&rg->chip);
150 
151 	rise = mtk_gpio_r32(rg, GPIO_REG_REDGE);
152 	fall = mtk_gpio_r32(rg, GPIO_REG_FEDGE);
153 	high = mtk_gpio_r32(rg, GPIO_REG_HLVL);
154 	low = mtk_gpio_r32(rg, GPIO_REG_LLVL);
155 	mtk_gpio_w32(rg, GPIO_REG_REDGE, rise | (BIT(mask) & rg->rising));
156 	mtk_gpio_w32(rg, GPIO_REG_FEDGE, fall | (BIT(mask) & rg->falling));
157 	mtk_gpio_w32(rg, GPIO_REG_HLVL, high | (BIT(mask) & rg->hlevel));
158 	mtk_gpio_w32(rg, GPIO_REG_LLVL, low | (BIT(mask) & rg->llevel));
159 }
160 
161 static void
162 mediatek_gpio_irq_mask(struct irq_data *d)
163 {
164 	struct gpio_chip *gc = irq_data_get_irq_chip_data(d);
165 	struct mtk_gc *rg = gpiochip_get_data(gc);
166 	u32 mask = mt7621_gpio_hwirq_to_offset(d->hwirq, rg);
167 	u32 rise, fall, high, low;
168 
169 	scoped_guard(gpio_generic_lock_irqsave, &rg->chip) {
170 		rise = mtk_gpio_r32(rg, GPIO_REG_REDGE);
171 		fall = mtk_gpio_r32(rg, GPIO_REG_FEDGE);
172 		high = mtk_gpio_r32(rg, GPIO_REG_HLVL);
173 		low = mtk_gpio_r32(rg, GPIO_REG_LLVL);
174 		mtk_gpio_w32(rg, GPIO_REG_FEDGE, fall & ~BIT(mask));
175 		mtk_gpio_w32(rg, GPIO_REG_REDGE, rise & ~BIT(mask));
176 		mtk_gpio_w32(rg, GPIO_REG_HLVL, high & ~BIT(mask));
177 		mtk_gpio_w32(rg, GPIO_REG_LLVL, low & ~BIT(mask));
178 	}
179 
180 	gpiochip_disable_irq(gc, mask);
181 }
182 
183 static int
184 mediatek_gpio_irq_type(struct irq_data *d, unsigned int type)
185 {
186 	struct gpio_chip *gc = irq_data_get_irq_chip_data(d);
187 	struct mtk_gc *rg = gpiochip_get_data(gc);
188 	u32 mask = BIT(mt7621_gpio_hwirq_to_offset(d->hwirq, rg));
189 
190 	if (type == IRQ_TYPE_PROBE) {
191 		if ((rg->rising | rg->falling |
192 		     rg->hlevel | rg->llevel) & mask)
193 			return 0;
194 
195 		type = IRQ_TYPE_EDGE_RISING | IRQ_TYPE_EDGE_FALLING;
196 	}
197 
198 	rg->rising &= ~mask;
199 	rg->falling &= ~mask;
200 	rg->hlevel &= ~mask;
201 	rg->llevel &= ~mask;
202 
203 	switch (type & IRQ_TYPE_SENSE_MASK) {
204 	case IRQ_TYPE_EDGE_BOTH:
205 		rg->rising |= mask;
206 		rg->falling |= mask;
207 		break;
208 	case IRQ_TYPE_EDGE_RISING:
209 		rg->rising |= mask;
210 		break;
211 	case IRQ_TYPE_EDGE_FALLING:
212 		rg->falling |= mask;
213 		break;
214 	case IRQ_TYPE_LEVEL_HIGH:
215 		rg->hlevel |= mask;
216 		break;
217 	case IRQ_TYPE_LEVEL_LOW:
218 		rg->llevel |= mask;
219 		break;
220 	}
221 
222 	return 0;
223 }
224 
225 static int
226 mt7621_gpio_irq_reqres(struct irq_data *d)
227 {
228 	struct gpio_chip *gc = irq_data_get_irq_chip_data(d);
229 	struct mtk_gc *rg = gpiochip_get_data(gc);
230 	unsigned int irq = mt7621_gpio_hwirq_to_offset(d->hwirq, rg);
231 
232 	return gpiochip_reqres_irq(gc, irq);
233 }
234 
235 static void
236 mt7621_gpio_irq_relres(struct irq_data *d)
237 {
238 	struct gpio_chip *gc = irq_data_get_irq_chip_data(d);
239 	struct mtk_gc *rg = gpiochip_get_data(gc);
240 	unsigned int irq = mt7621_gpio_hwirq_to_offset(d->hwirq, rg);
241 
242 	gpiochip_relres_irq(gc, irq);
243 }
244 
245 static int
246 mediatek_gpio_xlate(struct gpio_chip *chip,
247 		    const struct of_phandle_args *spec, u32 *flags)
248 {
249 	int gpio = spec->args[0];
250 	struct mtk_gc *rg = to_mediatek_gpio(chip);
251 
252 	if (rg->bank != gpio / MTK_BANK_WIDTH)
253 		return -EINVAL;
254 
255 	if (flags)
256 		*flags = spec->args[1];
257 
258 	return gpio % MTK_BANK_WIDTH;
259 }
260 
261 static const struct irq_chip mt7621_irq_chip = {
262 	.name		= "mt7621-gpio",
263 	.irq_request_resources = mt7621_gpio_irq_reqres,
264 	.irq_release_resources = mt7621_gpio_irq_relres,
265 	.irq_mask_ack	= mediatek_gpio_irq_mask,
266 	.irq_mask	= mediatek_gpio_irq_mask,
267 	.irq_unmask	= mediatek_gpio_irq_unmask,
268 	.irq_set_type	= mediatek_gpio_irq_type,
269 	.flags		= IRQCHIP_IMMUTABLE,
270 };
271 
272 static void
273 mt7621_gpio_remove(struct platform_device *pdev)
274 {
275 	struct mtk *priv = platform_get_drvdata(pdev);
276 	int offset, virq;
277 
278 	if (priv->gpio_irq > 0)
279 		irq_set_chained_handler_and_data(priv->gpio_irq, NULL, NULL);
280 
281 	/* Remove all IRQ mappings and delete the domain */
282 	if (priv->irq_domain) {
283 		for (offset = 0; offset < priv->num_gpios; offset++) {
284 			virq = irq_find_mapping(priv->irq_domain, offset);
285 			irq_dispose_mapping(virq);
286 		}
287 		irq_domain_remove(priv->irq_domain);
288 	}
289 }
290 
291 static struct mtk_gc *
292 mt7621_gpio_hwirq_to_bank(struct mtk *priv, irq_hw_number_t hwirq)
293 {
294 	int i;
295 
296 	for (i = 0; i < MTK_BANK_CNT; i++) {
297 		struct mtk_gc *bank = &priv->gc_map[i];
298 
299 		if (hwirq >= bank->chip.gc.offset &&
300 		    hwirq < (bank->chip.gc.offset + bank->chip.gc.ngpio))
301 			return bank;
302 	}
303 
304 	return NULL;
305 }
306 
307 static int
308 mt7621_gpio_irq_map(struct irq_domain *d, unsigned int irq,
309 		    irq_hw_number_t hwirq)
310 {
311 	struct mtk *priv = d->host_data;
312 	struct mtk_gc *bank = mt7621_gpio_hwirq_to_bank(priv, hwirq);
313 	struct platform_device *pdev = priv->pdev;
314 	int ret;
315 
316 	if (!bank)
317 		return -EINVAL;
318 
319 	dev_dbg(&pdev->dev, "Mapping irq %d for gpio line %d (bank %d)\n",
320 		irq, (int)hwirq, bank->bank);
321 
322 	ret = irq_set_chip_data(irq, &bank->chip.gc);
323 	if (ret < 0)
324 		return ret;
325 
326 	irq_set_chip_and_handler(irq, &mt7621_irq_chip, handle_simple_irq);
327 	irq_set_noprobe(irq);
328 
329 	return 0;
330 }
331 
332 static void
333 mt7621_gpio_irq_unmap(struct irq_domain *d, unsigned int irq)
334 {
335 	irq_set_chip_and_handler(irq, NULL, NULL);
336 	irq_set_chip_data(irq, NULL);
337 }
338 
339 static const struct irq_domain_ops mt7621_gpio_irq_domain_ops = {
340 	.map = mt7621_gpio_irq_map,
341 	.unmap = mt7621_gpio_irq_unmap,
342 	.xlate = irq_domain_xlate_twocell,
343 };
344 
345 static int
346 mt7621_gpio_irq_setup(struct platform_device *pdev,
347 		      struct mtk *priv)
348 {
349 	struct device *dev = &pdev->dev;
350 
351 	priv->irq_domain = irq_domain_create_linear(dev_fwnode(dev),
352 						    priv->num_gpios,
353 						    &mt7621_gpio_irq_domain_ops,
354 						    priv);
355 	if (!priv->irq_domain) {
356 		dev_err(dev, "Couldn't allocate IRQ domain\n");
357 		return -ENXIO;
358 	}
359 
360 	irq_set_chained_handler_and_data(priv->gpio_irq,
361 					 mt7621_gpio_irq_handler, priv);
362 	irq_set_status_flags(priv->gpio_irq, IRQ_DISABLE_UNLAZY);
363 
364 	return 0;
365 }
366 
367 static int
368 mt7621_gpio_to_irq(struct gpio_chip *gc, unsigned int offset)
369 {
370 	struct mtk *priv = mt7621_gpio_gc_to_priv(gc);
371 	/* gc_offset is relative to this gpio_chip; want real offset */
372 	int hwirq = offset + gc->offset;
373 
374 	if (hwirq >= priv->num_gpios)
375 		return -ENXIO;
376 
377 	return irq_create_mapping(priv->irq_domain, hwirq);
378 }
379 
380 static int
381 mediatek_gpio_bank_probe(struct device *dev, int bank)
382 {
383 	struct gpio_generic_chip_config config;
384 	struct mtk *mtk = dev_get_drvdata(dev);
385 	struct mtk_gc *rg;
386 	void __iomem *dat, *set, *ctrl, *diro;
387 	int ret;
388 
389 	rg = &mtk->gc_map[bank];
390 	memset(rg, 0, sizeof(*rg));
391 
392 	rg->parent_priv = mtk;
393 	rg->bank = bank;
394 
395 	dat = mtk->base + GPIO_REG_DATA + (rg->bank * GPIO_BANK_STRIDE);
396 	set = mtk->base + GPIO_REG_DSET + (rg->bank * GPIO_BANK_STRIDE);
397 	ctrl = mtk->base + GPIO_REG_DCLR + (rg->bank * GPIO_BANK_STRIDE);
398 	diro = mtk->base + GPIO_REG_CTRL + (rg->bank * GPIO_BANK_STRIDE);
399 
400 	config = (struct gpio_generic_chip_config) {
401 		.dev = dev,
402 		.sz = 4,
403 		.dat = dat,
404 		.set = set,
405 		.clr = ctrl,
406 		.dirout = diro,
407 		.flags = GPIO_GENERIC_NO_SET_ON_INPUT,
408 	};
409 
410 	ret = gpio_generic_chip_init(&rg->chip, &config);
411 	if (ret) {
412 		dev_err(dev, "failed to initialize generic GPIO chip\n");
413 		return ret;
414 	}
415 
416 	rg->chip.gc.of_gpio_n_cells = 2;
417 	rg->chip.gc.of_xlate = mediatek_gpio_xlate;
418 	rg->chip.gc.ngpio = MTK_BANK_WIDTH;
419 	rg->chip.gc.label = devm_kasprintf(dev, GFP_KERNEL, "%s-bank%d",
420 					dev_name(dev), bank);
421 	if (!rg->chip.gc.label)
422 		return -ENOMEM;
423 
424 	rg->chip.gc.offset = bank * MTK_BANK_WIDTH;
425 	if (mtk->gpio_irq > 0)
426 		rg->chip.gc.to_irq = mt7621_gpio_to_irq;
427 
428 	ret = devm_gpiochip_add_data(dev, &rg->chip.gc, rg);
429 	if (ret < 0) {
430 		dev_err(dev, "Could not register gpio %d, ret=%d\n",
431 			rg->chip.gc.ngpio, ret);
432 		return ret;
433 	}
434 
435 	/* set polarity to low for all gpios */
436 	mtk_gpio_w32(rg, GPIO_REG_POL, 0);
437 
438 	dev_info(dev, "registering %d gpios\n", rg->chip.gc.ngpio);
439 
440 	return 0;
441 }
442 
443 static int
444 mediatek_gpio_probe(struct platform_device *pdev)
445 {
446 	struct device *dev = &pdev->dev;
447 	struct mtk *mtk;
448 	int i;
449 	int ret;
450 
451 	mtk = devm_kzalloc(dev, sizeof(*mtk), GFP_KERNEL);
452 	if (!mtk)
453 		return -ENOMEM;
454 
455 	mtk->base = devm_platform_ioremap_resource(pdev, 0);
456 	if (IS_ERR(mtk->base))
457 		return PTR_ERR(mtk->base);
458 
459 	mtk->gpio_irq = platform_get_irq(pdev, 0);
460 	if (mtk->gpio_irq < 0)
461 		return mtk->gpio_irq;
462 
463 	mtk->pdev = pdev;
464 	mtk->num_gpios = MTK_BANK_WIDTH * MTK_BANK_CNT;
465 	platform_set_drvdata(pdev, mtk);
466 
467 	for (i = 0; i < MTK_BANK_CNT; i++) {
468 		ret = mediatek_gpio_bank_probe(dev, i);
469 		if (ret)
470 			return ret;
471 	}
472 
473 	if (mtk->gpio_irq > 0) {
474 		ret = mt7621_gpio_irq_setup(pdev, mtk);
475 		if (ret)
476 			goto fail;
477 	}
478 
479 	return 0;
480 
481 fail:
482 	mt7621_gpio_remove(pdev);
483 	return ret;
484 }
485 
486 static const struct of_device_id mediatek_gpio_match[] = {
487 	{ .compatible = "mediatek,mt7621-gpio" },
488 	{},
489 };
490 MODULE_DEVICE_TABLE(of, mediatek_gpio_match);
491 
492 static struct platform_driver mediatek_gpio_driver = {
493 	.probe = mediatek_gpio_probe,
494 	.remove = mt7621_gpio_remove,
495 	.driver = {
496 		.name = "mt7621_gpio",
497 		.of_match_table = mediatek_gpio_match,
498 	},
499 };
500 
501 builtin_platform_driver(mediatek_gpio_driver);
502