1 #ifndef __ASM_SH_CPU_SH4_DMA_SH7780_H 2 #define __ASM_SH_CPU_SH4_DMA_SH7780_H 3 4 #include <linux/sh_intc.h> 5 6 #if defined(CONFIG_CPU_SUBTYPE_SH7343) || \ 7 defined(CONFIG_CPU_SUBTYPE_SH7730) 8 #define DMTE0_IRQ evt2irq(0x800) 9 #define DMTE4_IRQ evt2irq(0xb80) 10 #define DMAE0_IRQ evt2irq(0xbc0) /* DMA Error IRQ*/ 11 #define SH_DMAC_BASE0 0xFE008020 12 #elif defined(CONFIG_CPU_SUBTYPE_SH7722) 13 #define DMTE0_IRQ evt2irq(0x800) 14 #define DMTE4_IRQ evt2irq(0xb80) 15 #define DMAE0_IRQ evt2irq(0xbc0) /* DMA Error IRQ*/ 16 #define SH_DMAC_BASE0 0xFE008020 17 #elif defined(CONFIG_CPU_SUBTYPE_SH7763) 18 #define DMTE0_IRQ evt2irq(0x640) 19 #define DMTE4_IRQ evt2irq(0x780) 20 #define DMAE0_IRQ evt2irq(0x6c0) 21 #define SH_DMAC_BASE0 0xFF608020 22 #elif defined(CONFIG_CPU_SUBTYPE_SH7723) 23 #define DMTE0_IRQ evt2irq(0x800) /* DMAC0A*/ 24 #define DMTE4_IRQ evt2irq(0xb80) /* DMAC0B */ 25 #define DMTE6_IRQ evt2irq(0x700) 26 #define DMTE8_IRQ evt2irq(0x740) /* DMAC1A */ 27 #define DMTE9_IRQ evt2irq(0x760) 28 #define DMTE10_IRQ evt2irq(0xb00) /* DMAC1B */ 29 #define DMTE11_IRQ evt2irq(0xb20) 30 #define DMAE0_IRQ evt2irq(0xbc0) /* DMA Error IRQ*/ 31 #define DMAE1_IRQ evt2irq(0xb40) /* DMA Error IRQ*/ 32 #define SH_DMAC_BASE0 0xFE008020 33 #define SH_DMAC_BASE1 0xFDC08020 34 #elif defined(CONFIG_CPU_SUBTYPE_SH7724) 35 #define DMTE0_IRQ evt2irq(0x800) /* DMAC0A*/ 36 #define DMTE4_IRQ evt2irq(0xb80) /* DMAC0B */ 37 #define DMTE6_IRQ evt2irq(0x700) 38 #define DMTE8_IRQ evt2irq(0x740) /* DMAC1A */ 39 #define DMTE9_IRQ evt2irq(0x760) 40 #define DMTE10_IRQ evt2irq(0xb00) /* DMAC1B */ 41 #define DMTE11_IRQ evt2irq(0xb20) 42 #define DMAE0_IRQ evt2irq(0xbc0) /* DMA Error IRQ*/ 43 #define DMAE1_IRQ evt2irq(0xb40) /* DMA Error IRQ*/ 44 #define SH_DMAC_BASE0 0xFE008020 45 #define SH_DMAC_BASE1 0xFDC08020 46 #elif defined(CONFIG_CPU_SUBTYPE_SH7780) 47 #define DMTE0_IRQ evt2irq(0x640) 48 #define DMTE4_IRQ evt2irq(0x780) 49 #define DMTE6_IRQ evt2irq(0x7c0) 50 #define DMTE8_IRQ evt2irq(0xd80) 51 #define DMTE9_IRQ evt2irq(0xda0) 52 #define DMTE10_IRQ evt2irq(0xdc0) 53 #define DMTE11_IRQ evt2irq(0xde0) 54 #define DMAE0_IRQ evt2irq(0x6c0) /* DMA Error IRQ */ 55 #define SH_DMAC_BASE0 0xFC808020 56 #define SH_DMAC_BASE1 0xFC818020 57 #else /* SH7785 */ 58 #define DMTE0_IRQ evt2irq(0x620) 59 #define DMTE4_IRQ evt2irq(0x6a0) 60 #define DMTE6_IRQ evt2irq(0x880) 61 #define DMTE8_IRQ evt2irq(0x8c0) 62 #define DMTE9_IRQ evt2irq(0x8e0) 63 #define DMTE10_IRQ evt2irq(0x900) 64 #define DMTE11_IRQ evt2irq(0x920) 65 #define DMAE0_IRQ evt2irq(0x6e0) /* DMA Error IRQ0 */ 66 #define DMAE1_IRQ evt2irq(0x940) /* DMA Error IRQ1 */ 67 #define SH_DMAC_BASE0 0xFC808020 68 #define SH_DMAC_BASE1 0xFCC08020 69 #endif 70 71 #endif /* __ASM_SH_CPU_SH4_DMA_SH7780_H */ 72