1 // SPDX-License-Identifier: GPL-2.0-or-later 2 /* 3 * Copyright 2020, Jordan Niethe, IBM Corporation. 4 * 5 * This file contains low level CPU setup functions. 6 * Originally written in assembly by Benjamin Herrenschmidt & various other 7 * authors. 8 */ 9 10 #include <asm/reg.h> 11 #include <asm/synch.h> 12 #include <linux/bitops.h> 13 #include <asm/cputable.h> 14 #include <asm/cpu_setup_power.h> 15 16 /* Disable CPU_FTR_HVMODE and return false if MSR:HV is not set */ 17 static bool init_hvmode_206(struct cpu_spec *t) 18 { 19 u64 msr; 20 21 msr = mfmsr(); 22 if (msr & MSR_HV) 23 return true; 24 25 t->cpu_features &= ~(CPU_FTR_HVMODE | CPU_FTR_P9_TM_HV_ASSIST); 26 return false; 27 } 28 29 static void init_LPCR_ISA300(u64 lpcr, u64 lpes) 30 { 31 /* POWER9 has no VRMASD */ 32 lpcr |= (lpes << LPCR_LPES_SH) & LPCR_LPES; 33 lpcr |= LPCR_PECE0|LPCR_PECE1|LPCR_PECE2; 34 lpcr |= (4ull << LPCR_DPFD_SH) & LPCR_DPFD; 35 lpcr &= ~LPCR_HDICE; /* clear HDICE */ 36 lpcr |= (4ull << LPCR_VC_SH); 37 mtspr(SPRN_LPCR, lpcr); 38 isync(); 39 } 40 41 /* 42 * Setup a sane LPCR: 43 * Called with initial LPCR and desired LPES 2-bit value 44 * 45 * LPES = 0b01 (HSRR0/1 used for 0x500) 46 * PECE = 0b111 47 * DPFD = 4 48 * HDICE = 0 49 * VC = 0b100 (VPM0=1, VPM1=0, ISL=0) 50 * VRMASD = 0b10000 (L=1, LP=00) 51 * 52 * Other bits untouched for now 53 */ 54 static void init_LPCR_ISA206(u64 lpcr, u64 lpes) 55 { 56 lpcr |= (0x10ull << LPCR_VRMASD_SH) & LPCR_VRMASD; 57 init_LPCR_ISA300(lpcr, lpes); 58 } 59 60 static void init_FSCR(void) 61 { 62 u64 fscr; 63 64 fscr = mfspr(SPRN_FSCR); 65 fscr |= FSCR_TAR|FSCR_EBB; 66 mtspr(SPRN_FSCR, fscr); 67 } 68 69 static void init_FSCR_power9(void) 70 { 71 u64 fscr; 72 73 fscr = mfspr(SPRN_FSCR); 74 fscr |= FSCR_SCV; 75 mtspr(SPRN_FSCR, fscr); 76 init_FSCR(); 77 } 78 79 static void init_FSCR_power10(void) 80 { 81 u64 fscr; 82 83 fscr = mfspr(SPRN_FSCR); 84 fscr |= FSCR_PREFIX; 85 mtspr(SPRN_FSCR, fscr); 86 init_FSCR_power9(); 87 } 88 89 static void init_HFSCR(void) 90 { 91 u64 hfscr; 92 93 hfscr = mfspr(SPRN_HFSCR); 94 hfscr |= HFSCR_TAR|HFSCR_TM|HFSCR_BHRB|HFSCR_PM|HFSCR_DSCR|\ 95 HFSCR_VECVSX|HFSCR_FP|HFSCR_EBB|HFSCR_MSGP; 96 mtspr(SPRN_HFSCR, hfscr); 97 } 98 99 static void init_PMU_HV(void) 100 { 101 mtspr(SPRN_MMCRC, 0); 102 } 103 104 static void init_PMU_HV_ISA207(void) 105 { 106 mtspr(SPRN_MMCRH, 0); 107 } 108 109 static void init_PMU(void) 110 { 111 mtspr(SPRN_MMCRA, 0); 112 mtspr(SPRN_MMCR0, 0); 113 mtspr(SPRN_MMCR1, 0); 114 mtspr(SPRN_MMCR2, 0); 115 } 116 117 static void init_PMU_ISA207(void) 118 { 119 mtspr(SPRN_MMCRS, 0); 120 } 121 122 static void init_PMU_ISA31(void) 123 { 124 mtspr(SPRN_MMCR3, 0); 125 mtspr(SPRN_MMCRA, MMCRA_BHRB_DISABLE); 126 } 127 128 /* 129 * Note that we can be called twice of pseudo-PVRs. 130 * The parameter offset is not used. 131 */ 132 133 void __setup_cpu_power7(unsigned long offset, struct cpu_spec *t) 134 { 135 if (!init_hvmode_206(t)) 136 return; 137 138 mtspr(SPRN_LPID, 0); 139 mtspr(SPRN_PCR, PCR_MASK); 140 init_LPCR_ISA206(mfspr(SPRN_LPCR), LPCR_LPES1 >> LPCR_LPES_SH); 141 } 142 143 void __restore_cpu_power7(void) 144 { 145 u64 msr; 146 147 msr = mfmsr(); 148 if (!(msr & MSR_HV)) 149 return; 150 151 mtspr(SPRN_LPID, 0); 152 mtspr(SPRN_PCR, PCR_MASK); 153 init_LPCR_ISA206(mfspr(SPRN_LPCR), LPCR_LPES1 >> LPCR_LPES_SH); 154 } 155 156 void __setup_cpu_power8(unsigned long offset, struct cpu_spec *t) 157 { 158 init_FSCR(); 159 init_PMU(); 160 init_PMU_ISA207(); 161 162 if (!init_hvmode_206(t)) 163 return; 164 165 mtspr(SPRN_LPID, 0); 166 mtspr(SPRN_PCR, PCR_MASK); 167 init_LPCR_ISA206(mfspr(SPRN_LPCR) | LPCR_PECEDH, 0); /* LPES = 0 */ 168 init_HFSCR(); 169 init_PMU_HV(); 170 init_PMU_HV_ISA207(); 171 } 172 173 void __restore_cpu_power8(void) 174 { 175 u64 msr; 176 177 init_FSCR(); 178 init_PMU(); 179 init_PMU_ISA207(); 180 181 msr = mfmsr(); 182 if (!(msr & MSR_HV)) 183 return; 184 185 mtspr(SPRN_LPID, 0); 186 mtspr(SPRN_PCR, PCR_MASK); 187 init_LPCR_ISA206(mfspr(SPRN_LPCR) | LPCR_PECEDH, 0); /* LPES = 0 */ 188 init_HFSCR(); 189 init_PMU_HV(); 190 init_PMU_HV_ISA207(); 191 } 192 193 void __setup_cpu_power9(unsigned long offset, struct cpu_spec *t) 194 { 195 init_FSCR_power9(); 196 init_PMU(); 197 198 if (!init_hvmode_206(t)) 199 return; 200 201 mtspr(SPRN_PSSCR, 0); 202 mtspr(SPRN_LPID, 0); 203 mtspr(SPRN_PID, 0); 204 mtspr(SPRN_PCR, PCR_MASK); 205 init_LPCR_ISA300((mfspr(SPRN_LPCR) | LPCR_PECEDH | LPCR_PECE_HVEE |\ 206 LPCR_HVICE | LPCR_HEIC) & ~(LPCR_UPRT | LPCR_HR), 0); 207 init_HFSCR(); 208 init_PMU_HV(); 209 } 210 211 void __restore_cpu_power9(void) 212 { 213 u64 msr; 214 215 init_FSCR_power9(); 216 init_PMU(); 217 218 msr = mfmsr(); 219 if (!(msr & MSR_HV)) 220 return; 221 222 mtspr(SPRN_PSSCR, 0); 223 mtspr(SPRN_LPID, 0); 224 mtspr(SPRN_PID, 0); 225 mtspr(SPRN_PCR, PCR_MASK); 226 init_LPCR_ISA300((mfspr(SPRN_LPCR) | LPCR_PECEDH | LPCR_PECE_HVEE |\ 227 LPCR_HVICE | LPCR_HEIC) & ~(LPCR_UPRT | LPCR_HR), 0); 228 init_HFSCR(); 229 init_PMU_HV(); 230 } 231 232 void __setup_cpu_power10(unsigned long offset, struct cpu_spec *t) 233 { 234 init_FSCR_power10(); 235 init_PMU(); 236 init_PMU_ISA31(); 237 238 if (!init_hvmode_206(t)) 239 return; 240 241 mtspr(SPRN_PSSCR, 0); 242 mtspr(SPRN_LPID, 0); 243 mtspr(SPRN_PID, 0); 244 mtspr(SPRN_PCR, PCR_MASK); 245 init_LPCR_ISA300((mfspr(SPRN_LPCR) | LPCR_PECEDH | LPCR_PECE_HVEE |\ 246 LPCR_HVICE | LPCR_HEIC) & ~(LPCR_UPRT | LPCR_HR), 0); 247 init_HFSCR(); 248 init_PMU_HV(); 249 } 250 251 void __restore_cpu_power10(void) 252 { 253 u64 msr; 254 255 init_FSCR_power10(); 256 init_PMU(); 257 init_PMU_ISA31(); 258 259 msr = mfmsr(); 260 if (!(msr & MSR_HV)) 261 return; 262 263 mtspr(SPRN_PSSCR, 0); 264 mtspr(SPRN_LPID, 0); 265 mtspr(SPRN_PID, 0); 266 mtspr(SPRN_PCR, PCR_MASK); 267 init_LPCR_ISA300((mfspr(SPRN_LPCR) | LPCR_PECEDH | LPCR_PECE_HVEE |\ 268 LPCR_HVICE | LPCR_HEIC) & ~(LPCR_UPRT | LPCR_HR), 0); 269 init_HFSCR(); 270 init_PMU_HV(); 271 } 272