1 /****************************************************************************/ 2 3 /* 4 * m527xsim.h -- ColdFire 5270/5271 System Integration Module support. 5 * 6 * (C) Copyright 2004, Greg Ungerer (gerg@snapgear.com) 7 */ 8 9 /****************************************************************************/ 10 #ifndef m527xsim_h 11 #define m527xsim_h 12 /****************************************************************************/ 13 14 #define CPU_NAME "COLDFIRE(m527x)" 15 #define CPU_INSTR_PER_JIFFY 3 16 #define MCF_BUSCLK (MCF_CLK / 2) 17 18 #include <asm/m52xxacr.h> 19 20 /* 21 * Define the 5270/5271 SIM register set addresses. 22 */ 23 #define MCFICM_INTC0 (MCF_IPSBAR + 0x0c00) /* Base for Interrupt Ctrl 0 */ 24 #define MCFICM_INTC1 (MCF_IPSBAR + 0x0d00) /* Base for Interrupt Ctrl 1 */ 25 26 #define MCFINTC_IPRH 0x00 /* Interrupt pending 32-63 */ 27 #define MCFINTC_IPRL 0x04 /* Interrupt pending 1-31 */ 28 #define MCFINTC_IMRH 0x08 /* Interrupt mask 32-63 */ 29 #define MCFINTC_IMRL 0x0c /* Interrupt mask 1-31 */ 30 #define MCFINTC_INTFRCH 0x10 /* Interrupt force 32-63 */ 31 #define MCFINTC_INTFRCL 0x14 /* Interrupt force 1-31 */ 32 #define MCFINTC_IRLR 0x18 /* */ 33 #define MCFINTC_IACKL 0x19 /* */ 34 #define MCFINTC_ICR0 0x40 /* Base ICR register */ 35 36 #define MCFINT_VECBASE 64 /* Vector base number */ 37 #define MCFINT_UART0 13 /* Interrupt number for UART0 */ 38 #define MCFINT_UART1 14 /* Interrupt number for UART1 */ 39 #define MCFINT_UART2 15 /* Interrupt number for UART2 */ 40 #define MCFINT_QSPI 18 /* Interrupt number for QSPI */ 41 #define MCFINT_FECRX0 23 /* Interrupt number for FEC0 */ 42 #define MCFINT_FECTX0 27 /* Interrupt number for FEC0 */ 43 #define MCFINT_FECENTC0 29 /* Interrupt number for FEC0 */ 44 #define MCFINT_PIT1 36 /* Interrupt number for PIT1 */ 45 46 #define MCFINT2_VECBASE 128 /* Vector base number 2 */ 47 #define MCFINT2_FECRX1 23 /* Interrupt number for FEC1 */ 48 #define MCFINT2_FECTX1 27 /* Interrupt number for FEC1 */ 49 #define MCFINT2_FECENTC1 29 /* Interrupt number for FEC1 */ 50 51 #define MCF_IRQ_UART0 (MCFINT_VECBASE + MCFINT_UART0) 52 #define MCF_IRQ_UART1 (MCFINT_VECBASE + MCFINT_UART1) 53 #define MCF_IRQ_UART2 (MCFINT_VECBASE + MCFINT_UART2) 54 55 #define MCF_IRQ_FECRX0 (MCFINT_VECBASE + MCFINT_FECRX0) 56 #define MCF_IRQ_FECTX0 (MCFINT_VECBASE + MCFINT_FECTX0) 57 #define MCF_IRQ_FECENTC0 (MCFINT_VECBASE + MCFINT_FECENTC0) 58 #define MCF_IRQ_FECRX1 (MCFINT2_VECBASE + MCFINT2_FECRX1) 59 #define MCF_IRQ_FECTX1 (MCFINT2_VECBASE + MCFINT2_FECTX1) 60 #define MCF_IRQ_FECENTC1 (MCFINT2_VECBASE + MCFINT2_FECENTC1) 61 62 #define MCF_IRQ_QSPI (MCFINT_VECBASE + MCFINT_QSPI) 63 #define MCF_IRQ_PIT1 (MCFINT_VECBASE + MCFINT_PIT1) 64 65 /* 66 * SDRAM configuration registers. 67 */ 68 #ifdef CONFIG_M5271 69 #define MCFSIM_DCR (MCF_IPSBAR + 0x40) /* Control */ 70 #define MCFSIM_DACR0 (MCF_IPSBAR + 0x48) /* Base address 0 */ 71 #define MCFSIM_DMR0 (MCF_IPSBAR + 0x4c) /* Address mask 0 */ 72 #define MCFSIM_DACR1 (MCF_IPSBAR + 0x50) /* Base address 1 */ 73 #define MCFSIM_DMR1 (MCF_IPSBAR + 0x54) /* Address mask 1 */ 74 #endif 75 #ifdef CONFIG_M5275 76 #define MCFSIM_DMR (MCF_IPSBAR + 0x40) /* Mode */ 77 #define MCFSIM_DCR (MCF_IPSBAR + 0x44) /* Control */ 78 #define MCFSIM_DCFG1 (MCF_IPSBAR + 0x48) /* Configuration 1 */ 79 #define MCFSIM_DCFG2 (MCF_IPSBAR + 0x4c) /* Configuration 2 */ 80 #define MCFSIM_DBAR0 (MCF_IPSBAR + 0x50) /* Base address 0 */ 81 #define MCFSIM_DMR0 (MCF_IPSBAR + 0x54) /* Address mask 0 */ 82 #define MCFSIM_DBAR1 (MCF_IPSBAR + 0x58) /* Base address 1 */ 83 #define MCFSIM_DMR1 (MCF_IPSBAR + 0x5c) /* Address mask 1 */ 84 #endif 85 86 /* 87 * DMA unit base addresses. 88 */ 89 #define MCFDMA_BASE0 (MCF_IPSBAR + 0x100) 90 #define MCFDMA_BASE1 (MCF_IPSBAR + 0x140) 91 #define MCFDMA_BASE2 (MCF_IPSBAR + 0x180) 92 #define MCFDMA_BASE3 (MCF_IPSBAR + 0x1C0) 93 94 /* 95 * UART module. 96 */ 97 #define MCFUART_BASE0 (MCF_IPSBAR + 0x200) 98 #define MCFUART_BASE1 (MCF_IPSBAR + 0x240) 99 #define MCFUART_BASE2 (MCF_IPSBAR + 0x280) 100 101 /* 102 * FEC ethernet module. 103 */ 104 #define MCFFEC_BASE0 (MCF_IPSBAR + 0x1000) 105 #define MCFFEC_SIZE0 0x800 106 #define MCFFEC_BASE1 (MCF_IPSBAR + 0x1800) 107 #define MCFFEC_SIZE1 0x800 108 109 /* 110 * QSPI module. 111 */ 112 #define MCFQSPI_BASE (MCF_IPSBAR + 0x340) 113 #define MCFQSPI_SIZE 0x40 114 115 #ifdef CONFIG_M5271 116 #define MCFQSPI_CS0 91 117 #define MCFQSPI_CS1 92 118 #define MCFQSPI_CS2 99 119 #define MCFQSPI_CS3 103 120 #endif 121 #ifdef CONFIG_M5275 122 #define MCFQSPI_CS0 59 123 #define MCFQSPI_CS1 60 124 #define MCFQSPI_CS2 61 125 #define MCFQSPI_CS3 62 126 #endif 127 128 /* 129 * GPIO module. 130 */ 131 #ifdef CONFIG_M5271 132 #define MCFGPIO_PODR_ADDR (MCF_IPSBAR + 0x100000) 133 #define MCFGPIO_PODR_DATAH (MCF_IPSBAR + 0x100001) 134 #define MCFGPIO_PODR_DATAL (MCF_IPSBAR + 0x100002) 135 #define MCFGPIO_PODR_BUSCTL (MCF_IPSBAR + 0x100003) 136 #define MCFGPIO_PODR_BS (MCF_IPSBAR + 0x100004) 137 #define MCFGPIO_PODR_CS (MCF_IPSBAR + 0x100005) 138 #define MCFGPIO_PODR_SDRAM (MCF_IPSBAR + 0x100006) 139 #define MCFGPIO_PODR_FECI2C (MCF_IPSBAR + 0x100007) 140 #define MCFGPIO_PODR_UARTH (MCF_IPSBAR + 0x100008) 141 #define MCFGPIO_PODR_UARTL (MCF_IPSBAR + 0x100009) 142 #define MCFGPIO_PODR_QSPI (MCF_IPSBAR + 0x10000A) 143 #define MCFGPIO_PODR_TIMER (MCF_IPSBAR + 0x10000B) 144 145 #define MCFGPIO_PDDR_ADDR (MCF_IPSBAR + 0x100010) 146 #define MCFGPIO_PDDR_DATAH (MCF_IPSBAR + 0x100011) 147 #define MCFGPIO_PDDR_DATAL (MCF_IPSBAR + 0x100012) 148 #define MCFGPIO_PDDR_BUSCTL (MCF_IPSBAR + 0x100013) 149 #define MCFGPIO_PDDR_BS (MCF_IPSBAR + 0x100014) 150 #define MCFGPIO_PDDR_CS (MCF_IPSBAR + 0x100015) 151 #define MCFGPIO_PDDR_SDRAM (MCF_IPSBAR + 0x100016) 152 #define MCFGPIO_PDDR_FECI2C (MCF_IPSBAR + 0x100017) 153 #define MCFGPIO_PDDR_UARTH (MCF_IPSBAR + 0x100018) 154 #define MCFGPIO_PDDR_UARTL (MCF_IPSBAR + 0x100019) 155 #define MCFGPIO_PDDR_QSPI (MCF_IPSBAR + 0x10001A) 156 #define MCFGPIO_PDDR_TIMER (MCF_IPSBAR + 0x10001B) 157 158 #define MCFGPIO_PPDSDR_ADDR (MCF_IPSBAR + 0x100020) 159 #define MCFGPIO_PPDSDR_DATAH (MCF_IPSBAR + 0x100021) 160 #define MCFGPIO_PPDSDR_DATAL (MCF_IPSBAR + 0x100022) 161 #define MCFGPIO_PPDSDR_BUSCTL (MCF_IPSBAR + 0x100023) 162 #define MCFGPIO_PPDSDR_BS (MCF_IPSBAR + 0x100024) 163 #define MCFGPIO_PPDSDR_CS (MCF_IPSBAR + 0x100025) 164 #define MCFGPIO_PPDSDR_SDRAM (MCF_IPSBAR + 0x100026) 165 #define MCFGPIO_PPDSDR_FECI2C (MCF_IPSBAR + 0x100027) 166 #define MCFGPIO_PPDSDR_UARTH (MCF_IPSBAR + 0x100028) 167 #define MCFGPIO_PPDSDR_UARTL (MCF_IPSBAR + 0x100029) 168 #define MCFGPIO_PPDSDR_QSPI (MCF_IPSBAR + 0x10002A) 169 #define MCFGPIO_PPDSDR_TIMER (MCF_IPSBAR + 0x10002B) 170 171 #define MCFGPIO_PCLRR_ADDR (MCF_IPSBAR + 0x100030) 172 #define MCFGPIO_PCLRR_DATAH (MCF_IPSBAR + 0x100031) 173 #define MCFGPIO_PCLRR_DATAL (MCF_IPSBAR + 0x100032) 174 #define MCFGPIO_PCLRR_BUSCTL (MCF_IPSBAR + 0x100033) 175 #define MCFGPIO_PCLRR_BS (MCF_IPSBAR + 0x100034) 176 #define MCFGPIO_PCLRR_CS (MCF_IPSBAR + 0x100035) 177 #define MCFGPIO_PCLRR_SDRAM (MCF_IPSBAR + 0x100036) 178 #define MCFGPIO_PCLRR_FECI2C (MCF_IPSBAR + 0x100037) 179 #define MCFGPIO_PCLRR_UARTH (MCF_IPSBAR + 0x100038) 180 #define MCFGPIO_PCLRR_UARTL (MCF_IPSBAR + 0x100039) 181 #define MCFGPIO_PCLRR_QSPI (MCF_IPSBAR + 0x10003A) 182 #define MCFGPIO_PCLRR_TIMER (MCF_IPSBAR + 0x10003B) 183 184 /* 185 * Generic GPIO support 186 */ 187 #define MCFGPIO_PODR MCFGPIO_PODR_ADDR 188 #define MCFGPIO_PDDR MCFGPIO_PDDR_ADDR 189 #define MCFGPIO_PPDR MCFGPIO_PPDSDR_ADDR 190 #define MCFGPIO_SETR MCFGPIO_PPDSDR_ADDR 191 #define MCFGPIO_CLRR MCFGPIO_PCLRR_ADDR 192 193 #define MCFGPIO_PIN_MAX 100 194 #define MCFGPIO_IRQ_MAX 8 195 #define MCFGPIO_IRQ_VECBASE MCFINT_VECBASE 196 197 #define MCFGPIO_PAR_QSPI (MCF_IPSBAR + 0x10004A) 198 #define MCFGPIO_PAR_TIMER (MCF_IPSBAR + 0x10004C) 199 #endif 200 201 #ifdef CONFIG_M5275 202 #define MCFGPIO_PODR_BUSCTL (MCF_IPSBAR + 0x100004) 203 #define MCFGPIO_PODR_ADDR (MCF_IPSBAR + 0x100005) 204 #define MCFGPIO_PODR_CS (MCF_IPSBAR + 0x100008) 205 #define MCFGPIO_PODR_FEC0H (MCF_IPSBAR + 0x10000A) 206 #define MCFGPIO_PODR_FEC0L (MCF_IPSBAR + 0x10000B) 207 #define MCFGPIO_PODR_FECI2C (MCF_IPSBAR + 0x10000C) 208 #define MCFGPIO_PODR_QSPI (MCF_IPSBAR + 0x10000D) 209 #define MCFGPIO_PODR_SDRAM (MCF_IPSBAR + 0x10000E) 210 #define MCFGPIO_PODR_TIMERH (MCF_IPSBAR + 0x10000F) 211 #define MCFGPIO_PODR_TIMERL (MCF_IPSBAR + 0x100010) 212 #define MCFGPIO_PODR_UARTL (MCF_IPSBAR + 0x100011) 213 #define MCFGPIO_PODR_FEC1H (MCF_IPSBAR + 0x100012) 214 #define MCFGPIO_PODR_FEC1L (MCF_IPSBAR + 0x100013) 215 #define MCFGPIO_PODR_BS (MCF_IPSBAR + 0x100014) 216 #define MCFGPIO_PODR_IRQ (MCF_IPSBAR + 0x100015) 217 #define MCFGPIO_PODR_USBH (MCF_IPSBAR + 0x100016) 218 #define MCFGPIO_PODR_USBL (MCF_IPSBAR + 0x100017) 219 #define MCFGPIO_PODR_UARTH (MCF_IPSBAR + 0x100018) 220 221 #define MCFGPIO_PDDR_BUSCTL (MCF_IPSBAR + 0x100020) 222 #define MCFGPIO_PDDR_ADDR (MCF_IPSBAR + 0x100021) 223 #define MCFGPIO_PDDR_CS (MCF_IPSBAR + 0x100024) 224 #define MCFGPIO_PDDR_FEC0H (MCF_IPSBAR + 0x100026) 225 #define MCFGPIO_PDDR_FEC0L (MCF_IPSBAR + 0x100027) 226 #define MCFGPIO_PDDR_FECI2C (MCF_IPSBAR + 0x100028) 227 #define MCFGPIO_PDDR_QSPI (MCF_IPSBAR + 0x100029) 228 #define MCFGPIO_PDDR_SDRAM (MCF_IPSBAR + 0x10002A) 229 #define MCFGPIO_PDDR_TIMERH (MCF_IPSBAR + 0x10002B) 230 #define MCFGPIO_PDDR_TIMERL (MCF_IPSBAR + 0x10002C) 231 #define MCFGPIO_PDDR_UARTL (MCF_IPSBAR + 0x10002D) 232 #define MCFGPIO_PDDR_FEC1H (MCF_IPSBAR + 0x10002E) 233 #define MCFGPIO_PDDR_FEC1L (MCF_IPSBAR + 0x10002F) 234 #define MCFGPIO_PDDR_BS (MCF_IPSBAR + 0x100030) 235 #define MCFGPIO_PDDR_IRQ (MCF_IPSBAR + 0x100031) 236 #define MCFGPIO_PDDR_USBH (MCF_IPSBAR + 0x100032) 237 #define MCFGPIO_PDDR_USBL (MCF_IPSBAR + 0x100033) 238 #define MCFGPIO_PDDR_UARTH (MCF_IPSBAR + 0x100034) 239 240 #define MCFGPIO_PPDSDR_BUSCTL (MCF_IPSBAR + 0x10003C) 241 #define MCFGPIO_PPDSDR_ADDR (MCF_IPSBAR + 0x10003D) 242 #define MCFGPIO_PPDSDR_CS (MCF_IPSBAR + 0x100040) 243 #define MCFGPIO_PPDSDR_FEC0H (MCF_IPSBAR + 0x100042) 244 #define MCFGPIO_PPDSDR_FEC0L (MCF_IPSBAR + 0x100043) 245 #define MCFGPIO_PPDSDR_FECI2C (MCF_IPSBAR + 0x100044) 246 #define MCFGPIO_PPDSDR_QSPI (MCF_IPSBAR + 0x100045) 247 #define MCFGPIO_PPDSDR_SDRAM (MCF_IPSBAR + 0x100046) 248 #define MCFGPIO_PPDSDR_TIMERH (MCF_IPSBAR + 0x100047) 249 #define MCFGPIO_PPDSDR_TIMERL (MCF_IPSBAR + 0x100048) 250 #define MCFGPIO_PPDSDR_UARTL (MCF_IPSBAR + 0x100049) 251 #define MCFGPIO_PPDSDR_FEC1H (MCF_IPSBAR + 0x10004A) 252 #define MCFGPIO_PPDSDR_FEC1L (MCF_IPSBAR + 0x10004B) 253 #define MCFGPIO_PPDSDR_BS (MCF_IPSBAR + 0x10004C) 254 #define MCFGPIO_PPDSDR_IRQ (MCF_IPSBAR + 0x10004D) 255 #define MCFGPIO_PPDSDR_USBH (MCF_IPSBAR + 0x10004E) 256 #define MCFGPIO_PPDSDR_USBL (MCF_IPSBAR + 0x10004F) 257 #define MCFGPIO_PPDSDR_UARTH (MCF_IPSBAR + 0x100050) 258 259 #define MCFGPIO_PCLRR_BUSCTL (MCF_IPSBAR + 0x100058) 260 #define MCFGPIO_PCLRR_ADDR (MCF_IPSBAR + 0x100059) 261 #define MCFGPIO_PCLRR_CS (MCF_IPSBAR + 0x10005C) 262 #define MCFGPIO_PCLRR_FEC0H (MCF_IPSBAR + 0x10005E) 263 #define MCFGPIO_PCLRR_FEC0L (MCF_IPSBAR + 0x10005F) 264 #define MCFGPIO_PCLRR_FECI2C (MCF_IPSBAR + 0x100060) 265 #define MCFGPIO_PCLRR_QSPI (MCF_IPSBAR + 0x100061) 266 #define MCFGPIO_PCLRR_SDRAM (MCF_IPSBAR + 0x100062) 267 #define MCFGPIO_PCLRR_TIMERH (MCF_IPSBAR + 0x100063) 268 #define MCFGPIO_PCLRR_TIMERL (MCF_IPSBAR + 0x100064) 269 #define MCFGPIO_PCLRR_UARTL (MCF_IPSBAR + 0x100065) 270 #define MCFGPIO_PCLRR_FEC1H (MCF_IPSBAR + 0x100066) 271 #define MCFGPIO_PCLRR_FEC1L (MCF_IPSBAR + 0x100067) 272 #define MCFGPIO_PCLRR_BS (MCF_IPSBAR + 0x100068) 273 #define MCFGPIO_PCLRR_IRQ (MCF_IPSBAR + 0x100069) 274 #define MCFGPIO_PCLRR_USBH (MCF_IPSBAR + 0x10006A) 275 #define MCFGPIO_PCLRR_USBL (MCF_IPSBAR + 0x10006B) 276 #define MCFGPIO_PCLRR_UARTH (MCF_IPSBAR + 0x10006C) 277 278 279 /* 280 * Generic GPIO support 281 */ 282 #define MCFGPIO_PODR MCFGPIO_PODR_BUSCTL 283 #define MCFGPIO_PDDR MCFGPIO_PDDR_BUSCTL 284 #define MCFGPIO_PPDR MCFGPIO_PPDSDR_BUSCTL 285 #define MCFGPIO_SETR MCFGPIO_PPDSDR_BUSCTL 286 #define MCFGPIO_CLRR MCFGPIO_PCLRR_BUSCTL 287 288 #define MCFGPIO_PIN_MAX 148 289 #define MCFGPIO_IRQ_MAX 8 290 #define MCFGPIO_IRQ_VECBASE MCFINT_VECBASE 291 292 #define MCFGPIO_PAR_QSPI (MCF_IPSBAR + 0x10007E) 293 #endif 294 295 /* 296 * PIT timer base addresses. 297 */ 298 #define MCFPIT_BASE1 (MCF_IPSBAR + 0x150000) 299 #define MCFPIT_BASE2 (MCF_IPSBAR + 0x160000) 300 #define MCFPIT_BASE3 (MCF_IPSBAR + 0x170000) 301 #define MCFPIT_BASE4 (MCF_IPSBAR + 0x180000) 302 303 /* 304 * EPort 305 */ 306 #define MCFEPORT_EPPAR (MCF_IPSBAR + 0x130000) 307 #define MCFEPORT_EPDDR (MCF_IPSBAR + 0x130002) 308 #define MCFEPORT_EPIER (MCF_IPSBAR + 0x130003) 309 #define MCFEPORT_EPDR (MCF_IPSBAR + 0x130004) 310 #define MCFEPORT_EPPDR (MCF_IPSBAR + 0x130005) 311 #define MCFEPORT_EPFR (MCF_IPSBAR + 0x130006) 312 313 /* 314 * GPIO pins setups to enable the UARTs. 315 */ 316 #ifdef CONFIG_M5271 317 #define MCF_GPIO_PAR_UART 0x100048 /* PAR UART address */ 318 #define UART0_ENABLE_MASK 0x000f 319 #define UART1_ENABLE_MASK 0x0ff0 320 #define UART2_ENABLE_MASK 0x3000 321 #endif 322 #ifdef CONFIG_M5275 323 #define MCF_GPIO_PAR_UART 0x10007c /* PAR UART address */ 324 #define UART0_ENABLE_MASK 0x000f 325 #define UART1_ENABLE_MASK 0x00f0 326 #define UART2_ENABLE_MASK 0x3f00 327 #endif 328 329 /* 330 * Reset Control Unit (relative to IPSBAR). 331 */ 332 #define MCF_RCR (MCF_IPSBAR + 0x110000) 333 #define MCF_RSR (MCF_IPSBAR + 0x110001) 334 335 #define MCF_RCR_SWRESET 0x80 /* Software reset bit */ 336 #define MCF_RCR_FRCSTOUT 0x40 /* Force external reset */ 337 338 /****************************************************************************/ 339 #endif /* m527xsim_h */ 340