1*3403d7cfSGary Yang /* SPDX-License-Identifier: GPL-2.0-only */ 2*3403d7cfSGary Yang /* 3*3403d7cfSGary Yang * Copyright 2026 Cix Technology Group Co., Ltd. 4*3403d7cfSGary Yang */ 5*3403d7cfSGary Yang 6*3403d7cfSGary Yang #ifndef __SKY1_POWER_H__ 7*3403d7cfSGary Yang #define __SKY1_POWER_H__ 8*3403d7cfSGary Yang 9*3403d7cfSGary Yang /* The Rich OS need flow the macro */ 10*3403d7cfSGary Yang #define SKY1_PD_AUDIO 0 11*3403d7cfSGary Yang #define SKY1_PD_PCIE_CTRL0 1 12*3403d7cfSGary Yang #define SKY1_PD_PCIE_DUMMY 2 13*3403d7cfSGary Yang #define SKY1_PD_PCIEHUB 3 14*3403d7cfSGary Yang #define SKY1_PD_MMHUB 4 15*3403d7cfSGary Yang #define SKY1_PD_MMHUB_SMMU 5 16*3403d7cfSGary Yang #define SKY1_PD_DPU0 6 17*3403d7cfSGary Yang #define SKY1_PD_DPU1 7 18*3403d7cfSGary Yang #define SKY1_PD_DPU2 8 19*3403d7cfSGary Yang #define SKY1_PD_DPU3 9 20*3403d7cfSGary Yang #define SKY1_PD_DPU4 10 21*3403d7cfSGary Yang #define SKY1_PD_VPU_TOP 11 22*3403d7cfSGary Yang #define SKY1_PD_VPU_CORE0 12 23*3403d7cfSGary Yang #define SKY1_PD_VPU_CORE1 13 24*3403d7cfSGary Yang #define SKY1_PD_VPU_CORE2 14 25*3403d7cfSGary Yang #define SKY1_PD_VPU_CORE3 15 26*3403d7cfSGary Yang #define SKY1_PD_NPU_CORE0 16 27*3403d7cfSGary Yang #define SKY1_PD_NPU_CORE1 17 28*3403d7cfSGary Yang #define SKY1_PD_NPU_CORE2 18 29*3403d7cfSGary Yang #define SKY1_PD_NPU_TOP 19 30*3403d7cfSGary Yang #define SKY1_PD_ISP0 20 31*3403d7cfSGary Yang #define SKY1_PD_GPU 21 32*3403d7cfSGary Yang 33*3403d7cfSGary Yang #endif 34