1*04cbb877SAndre Przywara# SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause) 2*04cbb877SAndre Przywara%YAML 1.2 3*04cbb877SAndre Przywara--- 4*04cbb877SAndre Przywara$id: http://devicetree.org/schemas/arm/calxeda/l2ecc.yaml# 5*04cbb877SAndre Przywara$schema: http://devicetree.org/meta-schemas/core.yaml# 6*04cbb877SAndre Przywara 7*04cbb877SAndre Przywaratitle: Calxeda Highbank L2 cache ECC 8*04cbb877SAndre Przywara 9*04cbb877SAndre Przywaradescription: | 10*04cbb877SAndre Przywara Binding for the Calxeda Highbank L2 cache controller ECC device. 11*04cbb877SAndre Przywara This does not cover the actual L2 cache controller control registers, 12*04cbb877SAndre Przywara but just the error reporting functionality. 13*04cbb877SAndre Przywara 14*04cbb877SAndre Przywaramaintainers: 15*04cbb877SAndre Przywara - Andre Przywara <andre.przywara@arm.com> 16*04cbb877SAndre Przywara 17*04cbb877SAndre Przywaraproperties: 18*04cbb877SAndre Przywara compatible: 19*04cbb877SAndre Przywara const: "calxeda,hb-sregs-l2-ecc" 20*04cbb877SAndre Przywara 21*04cbb877SAndre Przywara reg: 22*04cbb877SAndre Przywara maxItems: 1 23*04cbb877SAndre Przywara 24*04cbb877SAndre Przywara interrupts: 25*04cbb877SAndre Przywara items: 26*04cbb877SAndre Przywara - description: single bit error interrupt 27*04cbb877SAndre Przywara - description: double bit error interrupt 28*04cbb877SAndre Przywara 29*04cbb877SAndre Przywararequired: 30*04cbb877SAndre Przywara - compatible 31*04cbb877SAndre Przywara - reg 32*04cbb877SAndre Przywara - interrupts 33*04cbb877SAndre Przywara 34*04cbb877SAndre PrzywaraadditionalProperties: false 35*04cbb877SAndre Przywara 36*04cbb877SAndre Przywaraexamples: 37*04cbb877SAndre Przywara - | 38*04cbb877SAndre Przywara sregs@fff3c200 { 39*04cbb877SAndre Przywara compatible = "calxeda,hb-sregs-l2-ecc"; 40*04cbb877SAndre Przywara reg = <0xfff3c200 0x100>; 41*04cbb877SAndre Przywara interrupts = <0 71 4>, <0 72 4>; 42*04cbb877SAndre Przywara }; 43