1 // SPDX-License-Identifier: GPL-2.0 2 /* 3 * DWC PCIe RC driver for Toshiba Visconti ARM SoC 4 * 5 * Copyright (C) 2021 Toshiba Electronic Device & Storage Corporation 6 * Copyright (C) 2021 TOSHIBA CORPORATION 7 * 8 * Nobuhiro Iwamatsu <nobuhiro1.iwamatsu@toshiba.co.jp> 9 */ 10 11 #include <linux/clk.h> 12 #include <linux/delay.h> 13 #include <linux/interrupt.h> 14 #include <linux/init.h> 15 #include <linux/iopoll.h> 16 #include <linux/kernel.h> 17 #include <linux/of_platform.h> 18 #include <linux/pci.h> 19 #include <linux/platform_device.h> 20 #include <linux/resource.h> 21 #include <linux/types.h> 22 23 #include "pcie-designware.h" 24 #include "../../pci.h" 25 26 struct visconti_pcie { 27 struct dw_pcie pci; 28 void __iomem *ulreg_base; 29 void __iomem *smu_base; 30 void __iomem *mpu_base; 31 struct clk *refclk; 32 struct clk *coreclk; 33 struct clk *auxclk; 34 }; 35 36 #define PCIE_UL_REG_S_PCIE_MODE 0x00F4 37 #define PCIE_UL_REG_S_PCIE_MODE_EP 0x00 38 #define PCIE_UL_REG_S_PCIE_MODE_RC 0x04 39 40 #define PCIE_UL_REG_S_PERSTN_CTRL 0x00F8 41 #define PCIE_UL_IOM_PCIE_PERSTN_I_EN BIT(3) 42 #define PCIE_UL_DIRECT_PERSTN_EN BIT(2) 43 #define PCIE_UL_PERSTN_OUT BIT(1) 44 #define PCIE_UL_DIRECT_PERSTN BIT(0) 45 #define PCIE_UL_REG_S_PERSTN_CTRL_INIT (PCIE_UL_IOM_PCIE_PERSTN_I_EN | \ 46 PCIE_UL_DIRECT_PERSTN_EN | \ 47 PCIE_UL_DIRECT_PERSTN) 48 49 #define PCIE_UL_REG_S_PHY_INIT_02 0x0104 50 #define PCIE_UL_PHY0_SRAM_EXT_LD_DONE BIT(0) 51 52 #define PCIE_UL_REG_S_PHY_INIT_03 0x0108 53 #define PCIE_UL_PHY0_SRAM_INIT_DONE BIT(0) 54 55 #define PCIE_UL_REG_S_INT_EVENT_MASK1 0x0138 56 #define PCIE_UL_CFG_PME_INT BIT(0) 57 #define PCIE_UL_CFG_LINK_EQ_REQ_INT BIT(1) 58 #define PCIE_UL_EDMA_INT0 BIT(2) 59 #define PCIE_UL_EDMA_INT1 BIT(3) 60 #define PCIE_UL_EDMA_INT2 BIT(4) 61 #define PCIE_UL_EDMA_INT3 BIT(5) 62 #define PCIE_UL_S_INT_EVENT_MASK1_ALL (PCIE_UL_CFG_PME_INT | \ 63 PCIE_UL_CFG_LINK_EQ_REQ_INT | \ 64 PCIE_UL_EDMA_INT0 | \ 65 PCIE_UL_EDMA_INT1 | \ 66 PCIE_UL_EDMA_INT2 | \ 67 PCIE_UL_EDMA_INT3) 68 69 #define PCIE_UL_REG_S_SB_MON 0x0198 70 #define PCIE_UL_REG_S_SIG_MON 0x019C 71 #define PCIE_UL_CORE_RST_N_MON BIT(0) 72 73 #define PCIE_UL_REG_V_SII_DBG_00 0x0844 74 #define PCIE_UL_REG_V_SII_GEN_CTRL_01 0x0860 75 #define PCIE_UL_APP_LTSSM_ENABLE BIT(0) 76 77 #define PCIE_UL_REG_V_PHY_ST_00 0x0864 78 #define PCIE_UL_SMLH_LINK_UP BIT(0) 79 80 #define PCIE_UL_REG_V_PHY_ST_02 0x0868 81 #define PCIE_UL_S_DETECT_ACT 0x01 82 #define PCIE_UL_S_L0 0x11 83 84 #define PISMU_CKON_PCIE 0x0038 85 #define PISMU_CKON_PCIE_AUX_CLK BIT(1) 86 #define PISMU_CKON_PCIE_MSTR_ACLK BIT(0) 87 88 #define PISMU_RSOFF_PCIE 0x0538 89 #define PISMU_RSOFF_PCIE_ULREG_RST_N BIT(1) 90 #define PISMU_RSOFF_PCIE_PWR_UP_RST_N BIT(0) 91 92 #define PCIE_MPU_REG_MP_EN 0x0 93 #define MPU_MP_EN_DISABLE BIT(0) 94 95 /* Access registers in PCIe ulreg */ 96 static void visconti_ulreg_writel(struct visconti_pcie *pcie, u32 val, u32 reg) 97 { 98 writel_relaxed(val, pcie->ulreg_base + reg); 99 } 100 101 static u32 visconti_ulreg_readl(struct visconti_pcie *pcie, u32 reg) 102 { 103 return readl_relaxed(pcie->ulreg_base + reg); 104 } 105 106 /* Access registers in PCIe smu */ 107 static void visconti_smu_writel(struct visconti_pcie *pcie, u32 val, u32 reg) 108 { 109 writel_relaxed(val, pcie->smu_base + reg); 110 } 111 112 /* Access registers in PCIe mpu */ 113 static void visconti_mpu_writel(struct visconti_pcie *pcie, u32 val, u32 reg) 114 { 115 writel_relaxed(val, pcie->mpu_base + reg); 116 } 117 118 static u32 visconti_mpu_readl(struct visconti_pcie *pcie, u32 reg) 119 { 120 return readl_relaxed(pcie->mpu_base + reg); 121 } 122 123 static bool visconti_pcie_link_up(struct dw_pcie *pci) 124 { 125 struct visconti_pcie *pcie = dev_get_drvdata(pci->dev); 126 void __iomem *addr = pcie->ulreg_base; 127 u32 val = readl_relaxed(addr + PCIE_UL_REG_V_PHY_ST_02); 128 129 return val & PCIE_UL_S_L0; 130 } 131 132 static int visconti_pcie_start_link(struct dw_pcie *pci) 133 { 134 struct visconti_pcie *pcie = dev_get_drvdata(pci->dev); 135 void __iomem *addr = pcie->ulreg_base; 136 u32 val; 137 int ret; 138 139 visconti_ulreg_writel(pcie, PCIE_UL_APP_LTSSM_ENABLE, 140 PCIE_UL_REG_V_SII_GEN_CTRL_01); 141 142 ret = readl_relaxed_poll_timeout(addr + PCIE_UL_REG_V_PHY_ST_02, 143 val, (val & PCIE_UL_S_L0), 144 90000, 100000); 145 if (ret) 146 return ret; 147 148 visconti_ulreg_writel(pcie, PCIE_UL_S_INT_EVENT_MASK1_ALL, 149 PCIE_UL_REG_S_INT_EVENT_MASK1); 150 151 if (dw_pcie_link_up(pci)) { 152 val = visconti_mpu_readl(pcie, PCIE_MPU_REG_MP_EN); 153 visconti_mpu_writel(pcie, val & ~MPU_MP_EN_DISABLE, 154 PCIE_MPU_REG_MP_EN); 155 } 156 157 return 0; 158 } 159 160 static void visconti_pcie_stop_link(struct dw_pcie *pci) 161 { 162 struct visconti_pcie *pcie = dev_get_drvdata(pci->dev); 163 u32 val; 164 165 val = visconti_ulreg_readl(pcie, PCIE_UL_REG_V_SII_GEN_CTRL_01); 166 val &= ~PCIE_UL_APP_LTSSM_ENABLE; 167 visconti_ulreg_writel(pcie, val, PCIE_UL_REG_V_SII_GEN_CTRL_01); 168 169 val = visconti_mpu_readl(pcie, PCIE_MPU_REG_MP_EN); 170 visconti_mpu_writel(pcie, val | MPU_MP_EN_DISABLE, PCIE_MPU_REG_MP_EN); 171 } 172 173 /* 174 * In this SoC specification, the CPU bus outputs the offset value from 175 * 0x40000000 to the PCIe bus, so 0x40000000 is subtracted from the CPU 176 * bus address. This 0x40000000 is also based on io_base from DT. 177 */ 178 static u64 visconti_pcie_cpu_addr_fixup(struct dw_pcie *pci, u64 cpu_addr) 179 { 180 struct dw_pcie_rp *pp = &pci->pp; 181 182 return cpu_addr & ~pp->io_base; 183 } 184 185 static const struct dw_pcie_ops dw_pcie_ops = { 186 .cpu_addr_fixup = visconti_pcie_cpu_addr_fixup, 187 .link_up = visconti_pcie_link_up, 188 .start_link = visconti_pcie_start_link, 189 .stop_link = visconti_pcie_stop_link, 190 }; 191 192 static int visconti_pcie_host_init(struct dw_pcie_rp *pp) 193 { 194 struct dw_pcie *pci = to_dw_pcie_from_pp(pp); 195 struct visconti_pcie *pcie = dev_get_drvdata(pci->dev); 196 void __iomem *addr; 197 int err; 198 u32 val; 199 200 visconti_smu_writel(pcie, 201 PISMU_CKON_PCIE_AUX_CLK | PISMU_CKON_PCIE_MSTR_ACLK, 202 PISMU_CKON_PCIE); 203 ndelay(250); 204 205 visconti_smu_writel(pcie, PISMU_RSOFF_PCIE_ULREG_RST_N, 206 PISMU_RSOFF_PCIE); 207 visconti_ulreg_writel(pcie, PCIE_UL_REG_S_PCIE_MODE_RC, 208 PCIE_UL_REG_S_PCIE_MODE); 209 210 val = PCIE_UL_REG_S_PERSTN_CTRL_INIT; 211 visconti_ulreg_writel(pcie, val, PCIE_UL_REG_S_PERSTN_CTRL); 212 udelay(100); 213 214 val |= PCIE_UL_PERSTN_OUT; 215 visconti_ulreg_writel(pcie, val, PCIE_UL_REG_S_PERSTN_CTRL); 216 udelay(100); 217 218 visconti_smu_writel(pcie, PISMU_RSOFF_PCIE_PWR_UP_RST_N, 219 PISMU_RSOFF_PCIE); 220 221 addr = pcie->ulreg_base + PCIE_UL_REG_S_PHY_INIT_03; 222 err = readl_relaxed_poll_timeout(addr, val, 223 (val & PCIE_UL_PHY0_SRAM_INIT_DONE), 224 100, 1000); 225 if (err) 226 return err; 227 228 visconti_ulreg_writel(pcie, PCIE_UL_PHY0_SRAM_EXT_LD_DONE, 229 PCIE_UL_REG_S_PHY_INIT_02); 230 231 addr = pcie->ulreg_base + PCIE_UL_REG_S_SIG_MON; 232 return readl_relaxed_poll_timeout(addr, val, 233 (val & PCIE_UL_CORE_RST_N_MON), 100, 234 1000); 235 } 236 237 static const struct dw_pcie_host_ops visconti_pcie_host_ops = { 238 .init = visconti_pcie_host_init, 239 }; 240 241 static int visconti_get_resources(struct platform_device *pdev, 242 struct visconti_pcie *pcie) 243 { 244 struct device *dev = &pdev->dev; 245 246 pcie->ulreg_base = devm_platform_ioremap_resource_byname(pdev, "ulreg"); 247 if (IS_ERR(pcie->ulreg_base)) 248 return PTR_ERR(pcie->ulreg_base); 249 250 pcie->smu_base = devm_platform_ioremap_resource_byname(pdev, "smu"); 251 if (IS_ERR(pcie->smu_base)) 252 return PTR_ERR(pcie->smu_base); 253 254 pcie->mpu_base = devm_platform_ioremap_resource_byname(pdev, "mpu"); 255 if (IS_ERR(pcie->mpu_base)) 256 return PTR_ERR(pcie->mpu_base); 257 258 pcie->refclk = devm_clk_get(dev, "ref"); 259 if (IS_ERR(pcie->refclk)) 260 return dev_err_probe(dev, PTR_ERR(pcie->refclk), 261 "Failed to get ref clock\n"); 262 263 pcie->coreclk = devm_clk_get(dev, "core"); 264 if (IS_ERR(pcie->coreclk)) 265 return dev_err_probe(dev, PTR_ERR(pcie->coreclk), 266 "Failed to get core clock\n"); 267 268 pcie->auxclk = devm_clk_get(dev, "aux"); 269 if (IS_ERR(pcie->auxclk)) 270 return dev_err_probe(dev, PTR_ERR(pcie->auxclk), 271 "Failed to get aux clock\n"); 272 273 return 0; 274 } 275 276 static int visconti_add_pcie_port(struct visconti_pcie *pcie, 277 struct platform_device *pdev) 278 { 279 struct dw_pcie *pci = &pcie->pci; 280 struct dw_pcie_rp *pp = &pci->pp; 281 282 pp->irq = platform_get_irq_byname(pdev, "intr"); 283 if (pp->irq < 0) 284 return pp->irq; 285 286 pp->ops = &visconti_pcie_host_ops; 287 288 return dw_pcie_host_init(pp); 289 } 290 291 static int visconti_pcie_probe(struct platform_device *pdev) 292 { 293 struct device *dev = &pdev->dev; 294 struct visconti_pcie *pcie; 295 struct dw_pcie *pci; 296 int ret; 297 298 pcie = devm_kzalloc(dev, sizeof(*pcie), GFP_KERNEL); 299 if (!pcie) 300 return -ENOMEM; 301 302 pci = &pcie->pci; 303 pci->dev = dev; 304 pci->ops = &dw_pcie_ops; 305 306 ret = visconti_get_resources(pdev, pcie); 307 if (ret) 308 return ret; 309 310 platform_set_drvdata(pdev, pcie); 311 312 return visconti_add_pcie_port(pcie, pdev); 313 } 314 315 static const struct of_device_id visconti_pcie_match[] = { 316 { .compatible = "toshiba,visconti-pcie" }, 317 {}, 318 }; 319 320 static struct platform_driver visconti_pcie_driver = { 321 .probe = visconti_pcie_probe, 322 .driver = { 323 .name = "visconti-pcie", 324 .of_match_table = visconti_pcie_match, 325 .suppress_bind_attrs = true, 326 }, 327 }; 328 builtin_platform_driver(visconti_pcie_driver); 329