Searched refs:pcie_lane (Results 1 – 14 of 14) sorted by relevance
1438 (pcie_table->pcie_lane[i] == 1) ? "x1" : in smu_cmn_print_pcie_levels()1439 (pcie_table->pcie_lane[i] == 2) ? "x2" : in smu_cmn_print_pcie_levels()1440 (pcie_table->pcie_lane[i] == 3) ? "x4" : in smu_cmn_print_pcie_levels()1441 (pcie_table->pcie_lane[i] == 4) ? "x8" : in smu_cmn_print_pcie_levels()1442 (pcie_table->pcie_lane[i] == 5) ? "x12" : in smu_cmn_print_pcie_levels()1443 (pcie_table->pcie_lane[i] == 6) ? "x16" : in smu_cmn_print_pcie_levels()1444 (pcie_table->pcie_lane[i] == 7) ? "x32" : in smu_cmn_print_pcie_levels()1448 (cur_lane == pcie_table->pcie_lane[i]) ? in smu_cmn_print_pcie_levels()
55 uint8_t pcie_lane[ALDEBARAN_MAX_PCIE_CONF]; member
2721 pcie_table->pcie_lane[pcie_table->lclk_levels] = in smu_v13_0_7_update_pcie_parameters()2736 if (pcie_table->pcie_lane[num_of_levels - 1] < pcie_width_cap) in smu_v13_0_7_update_pcie_parameters()2737 pcie_width_cap = pcie_table->pcie_lane[num_of_levels - 1]; in smu_v13_0_7_update_pcie_parameters()2742 pcie_table->pcie_lane[i] = pcie_width_cap; in smu_v13_0_7_update_pcie_parameters()2745 smu_pcie_arg |= pcie_table->pcie_lane[i]; in smu_v13_0_7_update_pcie_parameters()2757 pcie_table->pcie_lane[i] > pcie_width_cap) { in smu_v13_0_7_update_pcie_parameters()2760 pcie_table->pcie_lane[i] = pcie_table->pcie_lane[i] > pcie_width_cap ? in smu_v13_0_7_update_pcie_parameters()2761 pcie_width_cap : pcie_table->pcie_lane[i]; in smu_v13_0_7_update_pcie_parameters()2764 smu_pcie_arg |= pcie_table->pcie_lane[i]; in smu_v13_0_7_update_pcie_parameters()
3094 pcie_table->pcie_lane[pcie_table->lclk_levels] = in smu_v13_0_0_update_pcie_parameters()3109 if (pcie_table->pcie_lane[num_of_levels - 1] < pcie_width_cap) in smu_v13_0_0_update_pcie_parameters()3110 pcie_width_cap = pcie_table->pcie_lane[num_of_levels - 1]; in smu_v13_0_0_update_pcie_parameters()3115 pcie_table->pcie_lane[i] = pcie_width_cap; in smu_v13_0_0_update_pcie_parameters()3118 smu_pcie_arg |= pcie_table->pcie_lane[i]; in smu_v13_0_0_update_pcie_parameters()3130 pcie_table->pcie_lane[i] > pcie_width_cap) { in smu_v13_0_0_update_pcie_parameters()3133 pcie_table->pcie_lane[i] = pcie_table->pcie_lane[i] > pcie_width_cap ? in smu_v13_0_0_update_pcie_parameters()3134 pcie_width_cap : pcie_table->pcie_lane[i]; in smu_v13_0_0_update_pcie_parameters()3137 smu_pcie_arg |= pcie_table->pcie_lane[i]; in smu_v13_0_0_update_pcie_parameters()
55 uint8_t pcie_lane[MAX_PCIE_CONF]; member
3572 smu7_ps->performance_levels[i].pcie_lane = data->pcie_gen_performance.max; in smu7_apply_state_adjust_rules()3663 ps->performance_levels[0].pcie_lane = data->vbios_boot_state.pcie_lane_bootup_value; in smu7_dpm_patch_boot_state()3758 performance_level->pcie_lane = get_pcie_lane_support(data->pcie_lane_cap, in smu7_get_pp_table_entry_callback_func_v1()3775 performance_level->pcie_lane = get_pcie_lane_support(data->pcie_lane_cap, in smu7_get_pp_table_entry_callback_func_v1()3842 ps->performance_levels[i].pcie_lane) in smu7_get_pp_table_entry_v1()3844 ps->performance_levels[i].pcie_lane; in smu7_get_pp_table_entry_v1()3846 ps->performance_levels[i].pcie_lane) in smu7_get_pp_table_entry_v1()3848 ps->performance_levels[i].pcie_lane; in smu7_get_pp_table_entry_v1()3866 ps->performance_levels[i].pcie_lane) in smu7_get_pp_table_entry_v1()3868 ps->performance_levels[i].pcie_lane; in smu7_get_pp_table_entry_v1()[all …]
120 uint8_t pcie_lane[MAX_PCIE_CONF]; member
142 uint8_t pcie_lane[MAX_PCIE_CONF]; member
173 uint8_t pcie_lane[MAX_PCIE_CONF]; member
1280 pcie_table->pcie_lane[i] = (uint8_t)encode_pcie_lane_width( in vega10_setup_default_pcie_table()1283 pcie_table->pcie_lane[i] = (uint8_t)encode_pcie_lane_width( in vega10_setup_default_pcie_table()1576 pp_table->PcieLaneCount[i] = pcie_table->pcie_lane[i]; in vega10_populate_smc_link_levels()1589 pp_table->PcieLaneCount[i] = pcie_table->pcie_lane[j]; in vega10_populate_smc_link_levels()
1410 pcie_table->pcie_lane[pcie_table->lclk_levels] = in smu_v14_0_2_update_pcie_parameters()1424 if (pcie_table->pcie_lane[lclk_levels - 1] < pcie_width_cap) in smu_v14_0_2_update_pcie_parameters()1425 pcie_width_cap = pcie_table->pcie_lane[lclk_levels - 1]; in smu_v14_0_2_update_pcie_parameters()1430 pcie_table->pcie_lane[i] = pcie_width_cap; in smu_v14_0_2_update_pcie_parameters()1433 smu_pcie_arg |= pcie_table->pcie_lane[i]; in smu_v14_0_2_update_pcie_parameters()1445 pcie_table->pcie_lane[i] > pcie_width_cap) { in smu_v14_0_2_update_pcie_parameters()1448 pcie_table->pcie_lane[i] = pcie_table->pcie_lane[i] > pcie_width_cap ? in smu_v14_0_2_update_pcie_parameters()1449 pcie_width_cap : pcie_table->pcie_lane[i]; in smu_v14_0_2_update_pcie_parameters()1452 smu_pcie_arg |= pcie_table->pcie_lane[i]; in smu_v14_0_2_update_pcie_parameters()
43 u16 pcie_lane; member
3728 state->performance_levels[0].pcie_lane, in ci_trim_dpm_states()3730 state->performance_levels[high_limit_count].pcie_lane); in ci_trim_dpm_states()5440 pl->pcie_lane = r600_get_pcie_lane_support(rdev, in ci_parse_pplib_clock_info()5459 pl->pcie_lane = pi->vbios_boot_state.pcie_lane_bootup_value; in ci_parse_pplib_clock_info()5469 if (pi->pcie_lane_powersaving.max < pl->pcie_lane) in ci_parse_pplib_clock_info()5470 pi->pcie_lane_powersaving.max = pl->pcie_lane; in ci_parse_pplib_clock_info()5471 if (pi->pcie_lane_powersaving.min > pl->pcie_lane) in ci_parse_pplib_clock_info()5472 pi->pcie_lane_powersaving.min = pl->pcie_lane; in ci_parse_pplib_clock_info()5480 if (pi->pcie_lane_performance.max < pl->pcie_lane) in ci_parse_pplib_clock_info()5481 pi->pcie_lane_performance.max = pl->pcie_lane; in ci_parse_pplib_clock_info()[all …]
335 uint8_t pcie_lane[SMU_MAX_PCIE_LEVELS]; member