1 /* SPDX-License-Identifier: GPL-2.0 */
2 /*
3 * Synopsys DesignWare PCIe host controller driver
4 *
5 * Copyright (C) 2013 Samsung Electronics Co., Ltd.
6 * https://www.samsung.com
7 *
8 * Author: Jingoo Han <jg1.han@samsung.com>
9 */
10
11 #ifndef _PCIE_DESIGNWARE_H
12 #define _PCIE_DESIGNWARE_H
13
14 #include <linux/bitfield.h>
15 #include <linux/bitops.h>
16 #include <linux/clk.h>
17 #include <linux/dma-mapping.h>
18 #include <linux/dma/edma.h>
19 #include <linux/gpio/consumer.h>
20 #include <linux/irq.h>
21 #include <linux/msi.h>
22 #include <linux/pci.h>
23 #include <linux/reset.h>
24
25 #include <linux/pci-epc.h>
26 #include <linux/pci-epf.h>
27
28 /* DWC PCIe IP-core versions (native support since v4.70a) */
29 #define DW_PCIE_VER_365A 0x3336352a
30 #define DW_PCIE_VER_460A 0x3436302a
31 #define DW_PCIE_VER_470A 0x3437302a
32 #define DW_PCIE_VER_480A 0x3438302a
33 #define DW_PCIE_VER_490A 0x3439302a
34 #define DW_PCIE_VER_520A 0x3532302a
35 #define DW_PCIE_VER_540A 0x3534302a
36
37 #define __dw_pcie_ver_cmp(_pci, _ver, _op) \
38 ((_pci)->version _op DW_PCIE_VER_ ## _ver)
39
40 #define dw_pcie_ver_is(_pci, _ver) __dw_pcie_ver_cmp(_pci, _ver, ==)
41
42 #define dw_pcie_ver_is_ge(_pci, _ver) __dw_pcie_ver_cmp(_pci, _ver, >=)
43
44 #define dw_pcie_ver_type_is(_pci, _ver, _type) \
45 (__dw_pcie_ver_cmp(_pci, _ver, ==) && \
46 __dw_pcie_ver_cmp(_pci, TYPE_ ## _type, ==))
47
48 #define dw_pcie_ver_type_is_ge(_pci, _ver, _type) \
49 (__dw_pcie_ver_cmp(_pci, _ver, ==) && \
50 __dw_pcie_ver_cmp(_pci, TYPE_ ## _type, >=))
51
52 /* DWC PCIe controller capabilities */
53 #define DW_PCIE_CAP_REQ_RES 0
54 #define DW_PCIE_CAP_IATU_UNROLL 1
55 #define DW_PCIE_CAP_CDM_CHECK 2
56
57 #define dw_pcie_cap_is(_pci, _cap) \
58 test_bit(DW_PCIE_CAP_ ## _cap, &(_pci)->caps)
59
60 #define dw_pcie_cap_set(_pci, _cap) \
61 set_bit(DW_PCIE_CAP_ ## _cap, &(_pci)->caps)
62
63 /* Parameters for the waiting for link up routine */
64 #define LINK_WAIT_MAX_RETRIES 10
65 #define LINK_WAIT_SLEEP_MS 90
66
67 /* Parameters for the waiting for iATU enabled routine */
68 #define LINK_WAIT_MAX_IATU_RETRIES 5
69 #define LINK_WAIT_IATU 9
70
71 /* Synopsys-specific PCIe configuration registers */
72 #define PCIE_PORT_FORCE 0x708
73 #define PORT_FORCE_DO_DESKEW_FOR_SRIS BIT(23)
74
75 #define PCIE_PORT_AFR 0x70C
76 #define PORT_AFR_N_FTS_MASK GENMASK(15, 8)
77 #define PORT_AFR_N_FTS(n) FIELD_PREP(PORT_AFR_N_FTS_MASK, n)
78 #define PORT_AFR_CC_N_FTS_MASK GENMASK(23, 16)
79 #define PORT_AFR_CC_N_FTS(n) FIELD_PREP(PORT_AFR_CC_N_FTS_MASK, n)
80 #define PORT_AFR_ENTER_ASPM BIT(30)
81 #define PORT_AFR_L0S_ENTRANCE_LAT_SHIFT 24
82 #define PORT_AFR_L0S_ENTRANCE_LAT_MASK GENMASK(26, 24)
83 #define PORT_AFR_L1_ENTRANCE_LAT_SHIFT 27
84 #define PORT_AFR_L1_ENTRANCE_LAT_MASK GENMASK(29, 27)
85
86 #define PCIE_PORT_LINK_CONTROL 0x710
87 #define PORT_LINK_DLL_LINK_EN BIT(5)
88 #define PORT_LINK_FAST_LINK_MODE BIT(7)
89 #define PORT_LINK_MODE_MASK GENMASK(21, 16)
90 #define PORT_LINK_MODE(n) FIELD_PREP(PORT_LINK_MODE_MASK, n)
91 #define PORT_LINK_MODE_1_LANES PORT_LINK_MODE(0x1)
92 #define PORT_LINK_MODE_2_LANES PORT_LINK_MODE(0x3)
93 #define PORT_LINK_MODE_4_LANES PORT_LINK_MODE(0x7)
94 #define PORT_LINK_MODE_8_LANES PORT_LINK_MODE(0xf)
95
96 #define PCIE_PORT_LANE_SKEW 0x714
97 #define PORT_LANE_SKEW_INSERT_MASK GENMASK(23, 0)
98
99 #define PCIE_PORT_DEBUG0 0x728
100 #define PORT_LOGIC_LTSSM_STATE_MASK 0x1f
101 #define PORT_LOGIC_LTSSM_STATE_L0 0x11
102 #define PCIE_PORT_DEBUG1 0x72C
103 #define PCIE_PORT_DEBUG1_LINK_UP BIT(4)
104 #define PCIE_PORT_DEBUG1_LINK_IN_TRAINING BIT(29)
105
106 #define PCIE_LINK_WIDTH_SPEED_CONTROL 0x80C
107 #define PORT_LOGIC_N_FTS_MASK GENMASK(7, 0)
108 #define PORT_LOGIC_SPEED_CHANGE BIT(17)
109 #define PORT_LOGIC_LINK_WIDTH_MASK GENMASK(12, 8)
110 #define PORT_LOGIC_LINK_WIDTH(n) FIELD_PREP(PORT_LOGIC_LINK_WIDTH_MASK, n)
111 #define PORT_LOGIC_LINK_WIDTH_1_LANES PORT_LOGIC_LINK_WIDTH(0x1)
112 #define PORT_LOGIC_LINK_WIDTH_2_LANES PORT_LOGIC_LINK_WIDTH(0x2)
113 #define PORT_LOGIC_LINK_WIDTH_4_LANES PORT_LOGIC_LINK_WIDTH(0x4)
114 #define PORT_LOGIC_LINK_WIDTH_8_LANES PORT_LOGIC_LINK_WIDTH(0x8)
115
116 #define PCIE_MSI_ADDR_LO 0x820
117 #define PCIE_MSI_ADDR_HI 0x824
118 #define PCIE_MSI_INTR0_ENABLE 0x828
119 #define PCIE_MSI_INTR0_MASK 0x82C
120 #define PCIE_MSI_INTR0_STATUS 0x830
121
122 #define GEN3_RELATED_OFF 0x890
123 #define GEN3_RELATED_OFF_GEN3_ZRXDC_NONCOMPL BIT(0)
124 #define GEN3_RELATED_OFF_RXEQ_RGRDLESS_RXTS BIT(13)
125 #define GEN3_RELATED_OFF_GEN3_EQ_DISABLE BIT(16)
126 #define GEN3_RELATED_OFF_RATE_SHADOW_SEL_SHIFT 24
127 #define GEN3_RELATED_OFF_RATE_SHADOW_SEL_MASK GENMASK(25, 24)
128
129 #define PCIE_PORT_MULTI_LANE_CTRL 0x8C0
130 #define PORT_MLTI_UPCFG_SUPPORT BIT(7)
131
132 #define PCIE_VERSION_NUMBER 0x8F8
133 #define PCIE_VERSION_TYPE 0x8FC
134
135 /*
136 * iATU inbound and outbound windows CSRs. Before the IP-core v4.80a each
137 * iATU region CSRs had been indirectly accessible by means of the dedicated
138 * viewport selector. The iATU/eDMA CSRs space was re-designed in DWC PCIe
139 * v4.80a in a way so the viewport was unrolled into the directly accessible
140 * iATU/eDMA CSRs space.
141 */
142 #define PCIE_ATU_VIEWPORT 0x900
143 #define PCIE_ATU_REGION_DIR_IB BIT(31)
144 #define PCIE_ATU_REGION_DIR_OB 0
145 #define PCIE_ATU_VIEWPORT_BASE 0x904
146 #define PCIE_ATU_UNROLL_BASE(dir, index) \
147 (((index) << 9) | ((dir == PCIE_ATU_REGION_DIR_IB) ? BIT(8) : 0))
148 #define PCIE_ATU_VIEWPORT_SIZE 0x2C
149 #define PCIE_ATU_REGION_CTRL1 0x000
150 #define PCIE_ATU_INCREASE_REGION_SIZE BIT(13)
151 #define PCIE_ATU_TYPE_MEM 0x0
152 #define PCIE_ATU_TYPE_IO 0x2
153 #define PCIE_ATU_TYPE_CFG0 0x4
154 #define PCIE_ATU_TYPE_CFG1 0x5
155 #define PCIE_ATU_TYPE_MSG 0x10
156 #define PCIE_ATU_TD BIT(8)
157 #define PCIE_ATU_FUNC_NUM(pf) ((pf) << 20)
158 #define PCIE_ATU_REGION_CTRL2 0x004
159 #define PCIE_ATU_ENABLE BIT(31)
160 #define PCIE_ATU_BAR_MODE_ENABLE BIT(30)
161 #define PCIE_ATU_INHIBIT_PAYLOAD BIT(22)
162 #define PCIE_ATU_FUNC_NUM_MATCH_EN BIT(19)
163 #define PCIE_ATU_LOWER_BASE 0x008
164 #define PCIE_ATU_UPPER_BASE 0x00C
165 #define PCIE_ATU_LIMIT 0x010
166 #define PCIE_ATU_LOWER_TARGET 0x014
167 #define PCIE_ATU_BUS(x) FIELD_PREP(GENMASK(31, 24), x)
168 #define PCIE_ATU_DEV(x) FIELD_PREP(GENMASK(23, 19), x)
169 #define PCIE_ATU_FUNC(x) FIELD_PREP(GENMASK(18, 16), x)
170 #define PCIE_ATU_UPPER_TARGET 0x018
171 #define PCIE_ATU_UPPER_LIMIT 0x020
172
173 #define PCIE_MISC_CONTROL_1_OFF 0x8BC
174 #define PCIE_DBI_RO_WR_EN BIT(0)
175
176 #define PCIE_MSIX_DOORBELL 0x948
177 #define PCIE_MSIX_DOORBELL_PF_SHIFT 24
178
179 /*
180 * eDMA CSRs. DW PCIe IP-core v4.70a and older had the eDMA registers accessible
181 * over the Port Logic registers space. Afterwards the unrolled mapping was
182 * introduced so eDMA and iATU could be accessed via a dedicated registers
183 * space.
184 */
185 #define PCIE_DMA_VIEWPORT_BASE 0x970
186 #define PCIE_DMA_UNROLL_BASE 0x80000
187 #define PCIE_DMA_CTRL 0x008
188 #define PCIE_DMA_NUM_WR_CHAN GENMASK(3, 0)
189 #define PCIE_DMA_NUM_RD_CHAN GENMASK(19, 16)
190
191 #define PCIE_PL_CHK_REG_CONTROL_STATUS 0xB20
192 #define PCIE_PL_CHK_REG_CHK_REG_START BIT(0)
193 #define PCIE_PL_CHK_REG_CHK_REG_CONTINUOUS BIT(1)
194 #define PCIE_PL_CHK_REG_CHK_REG_COMPARISON_ERROR BIT(16)
195 #define PCIE_PL_CHK_REG_CHK_REG_LOGIC_ERROR BIT(17)
196 #define PCIE_PL_CHK_REG_CHK_REG_COMPLETE BIT(18)
197
198 #define PCIE_PL_CHK_REG_ERR_ADDR 0xB28
199
200 /*
201 * iATU Unroll-specific register definitions
202 * From 4.80 core version the address translation will be made by unroll
203 */
204 #define PCIE_ATU_UNR_REGION_CTRL1 0x00
205 #define PCIE_ATU_UNR_REGION_CTRL2 0x04
206 #define PCIE_ATU_UNR_LOWER_BASE 0x08
207 #define PCIE_ATU_UNR_UPPER_BASE 0x0C
208 #define PCIE_ATU_UNR_LOWER_LIMIT 0x10
209 #define PCIE_ATU_UNR_LOWER_TARGET 0x14
210 #define PCIE_ATU_UNR_UPPER_TARGET 0x18
211 #define PCIE_ATU_UNR_UPPER_LIMIT 0x20
212
213 /*
214 * RAS-DES register definitions
215 */
216 #define PCIE_RAS_DES_EVENT_COUNTER_CONTROL 0x8
217 #define EVENT_COUNTER_ALL_CLEAR 0x3
218 #define EVENT_COUNTER_ENABLE_ALL 0x7
219 #define EVENT_COUNTER_ENABLE_SHIFT 2
220 #define EVENT_COUNTER_EVENT_SEL_MASK GENMASK(7, 0)
221 #define EVENT_COUNTER_EVENT_SEL_SHIFT 16
222 #define EVENT_COUNTER_EVENT_Tx_L0S 0x2
223 #define EVENT_COUNTER_EVENT_Rx_L0S 0x3
224 #define EVENT_COUNTER_EVENT_L1 0x5
225 #define EVENT_COUNTER_EVENT_L1_1 0x7
226 #define EVENT_COUNTER_EVENT_L1_2 0x8
227 #define EVENT_COUNTER_GROUP_SEL_SHIFT 24
228 #define EVENT_COUNTER_GROUP_5 0x5
229
230 #define PCIE_RAS_DES_EVENT_COUNTER_DATA 0xc
231
232 /*
233 * The default address offset between dbi_base and atu_base. Root controller
234 * drivers are not required to initialize atu_base if the offset matches this
235 * default; the driver core automatically derives atu_base from dbi_base using
236 * this offset, if atu_base not set.
237 */
238 #define DEFAULT_DBI_ATU_OFFSET (0x3 << 20)
239 #define DEFAULT_DBI_DMA_OFFSET PCIE_DMA_UNROLL_BASE
240
241 #define MAX_MSI_IRQS 256
242 #define MAX_MSI_IRQS_PER_CTRL 32
243 #define MAX_MSI_CTRLS (MAX_MSI_IRQS / MAX_MSI_IRQS_PER_CTRL)
244 #define MSI_REG_CTRL_BLOCK_SIZE 12
245 #define MSI_DEF_NUM_VECTORS 32
246
247 /* Maximum number of inbound/outbound iATUs */
248 #define MAX_IATU_IN 256
249 #define MAX_IATU_OUT 256
250
251 /* Default eDMA LLP memory size */
252 #define DMA_LLP_MEM_SIZE PAGE_SIZE
253
254 struct dw_pcie;
255 struct dw_pcie_rp;
256 struct dw_pcie_ep;
257
258 enum dw_pcie_device_mode {
259 DW_PCIE_UNKNOWN_TYPE,
260 DW_PCIE_EP_TYPE,
261 DW_PCIE_LEG_EP_TYPE,
262 DW_PCIE_RC_TYPE,
263 };
264
265 enum dw_pcie_app_clk {
266 DW_PCIE_DBI_CLK,
267 DW_PCIE_MSTR_CLK,
268 DW_PCIE_SLV_CLK,
269 DW_PCIE_NUM_APP_CLKS
270 };
271
272 enum dw_pcie_core_clk {
273 DW_PCIE_PIPE_CLK,
274 DW_PCIE_CORE_CLK,
275 DW_PCIE_AUX_CLK,
276 DW_PCIE_REF_CLK,
277 DW_PCIE_NUM_CORE_CLKS
278 };
279
280 enum dw_pcie_app_rst {
281 DW_PCIE_DBI_RST,
282 DW_PCIE_MSTR_RST,
283 DW_PCIE_SLV_RST,
284 DW_PCIE_NUM_APP_RSTS
285 };
286
287 enum dw_pcie_core_rst {
288 DW_PCIE_NON_STICKY_RST,
289 DW_PCIE_STICKY_RST,
290 DW_PCIE_CORE_RST,
291 DW_PCIE_PIPE_RST,
292 DW_PCIE_PHY_RST,
293 DW_PCIE_HOT_RST,
294 DW_PCIE_PWR_RST,
295 DW_PCIE_NUM_CORE_RSTS
296 };
297
298 enum dw_pcie_ltssm {
299 /* Need to align with PCIE_PORT_DEBUG0 bits 0:5 */
300 DW_PCIE_LTSSM_DETECT_QUIET = 0x0,
301 DW_PCIE_LTSSM_DETECT_ACT = 0x1,
302 DW_PCIE_LTSSM_L0 = 0x11,
303 DW_PCIE_LTSSM_L2_IDLE = 0x15,
304
305 DW_PCIE_LTSSM_UNKNOWN = 0xFFFFFFFF,
306 };
307
308 struct dw_pcie_ob_atu_cfg {
309 int index;
310 int type;
311 u8 func_no;
312 u8 code;
313 u8 routing;
314 u64 cpu_addr;
315 u64 pci_addr;
316 u64 size;
317 };
318
319 struct dw_pcie_host_ops {
320 int (*init)(struct dw_pcie_rp *pp);
321 void (*deinit)(struct dw_pcie_rp *pp);
322 void (*post_init)(struct dw_pcie_rp *pp);
323 int (*msi_init)(struct dw_pcie_rp *pp);
324 void (*pme_turn_off)(struct dw_pcie_rp *pp);
325 };
326
327 struct dw_pcie_rp {
328 bool has_msi_ctrl:1;
329 bool cfg0_io_shared:1;
330 u64 cfg0_base;
331 void __iomem *va_cfg0_base;
332 u32 cfg0_size;
333 resource_size_t io_base;
334 phys_addr_t io_bus_addr;
335 u32 io_size;
336 int irq;
337 const struct dw_pcie_host_ops *ops;
338 int msi_irq[MAX_MSI_CTRLS];
339 struct irq_domain *irq_domain;
340 struct irq_domain *msi_domain;
341 dma_addr_t msi_data;
342 struct irq_chip *msi_irq_chip;
343 u32 num_vectors;
344 u32 irq_mask[MAX_MSI_CTRLS];
345 struct pci_host_bridge *bridge;
346 raw_spinlock_t lock;
347 DECLARE_BITMAP(msi_irq_in_use, MAX_MSI_IRQS);
348 bool use_atu_msg;
349 int msg_atu_index;
350 struct resource *msg_res;
351 };
352
353 struct dw_pcie_ep_ops {
354 void (*pre_init)(struct dw_pcie_ep *ep);
355 void (*init)(struct dw_pcie_ep *ep);
356 int (*raise_irq)(struct dw_pcie_ep *ep, u8 func_no,
357 unsigned int type, u16 interrupt_num);
358 const struct pci_epc_features* (*get_features)(struct dw_pcie_ep *ep);
359 /*
360 * Provide a method to implement the different func config space
361 * access for different platform, if different func have different
362 * offset, return the offset of func. if use write a register way
363 * return a 0, and implement code in callback function of platform
364 * driver.
365 */
366 unsigned int (*get_dbi_offset)(struct dw_pcie_ep *ep, u8 func_no);
367 unsigned int (*get_dbi2_offset)(struct dw_pcie_ep *ep, u8 func_no);
368 };
369
370 struct dw_pcie_ep_func {
371 struct list_head list;
372 u8 func_no;
373 u8 msi_cap; /* MSI capability offset */
374 u8 msix_cap; /* MSI-X capability offset */
375 };
376
377 struct dw_pcie_ep {
378 struct pci_epc *epc;
379 struct list_head func_list;
380 const struct dw_pcie_ep_ops *ops;
381 phys_addr_t phys_base;
382 size_t addr_size;
383 size_t page_size;
384 u8 bar_to_atu[PCI_STD_NUM_BARS];
385 phys_addr_t *outbound_addr;
386 unsigned long *ib_window_map;
387 unsigned long *ob_window_map;
388 void __iomem *msi_mem;
389 phys_addr_t msi_mem_phys;
390 struct pci_epf_bar *epf_bar[PCI_STD_NUM_BARS];
391 };
392
393 struct dw_pcie_ops {
394 u64 (*cpu_addr_fixup)(struct dw_pcie *pcie, u64 cpu_addr);
395 u32 (*read_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg,
396 size_t size);
397 void (*write_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg,
398 size_t size, u32 val);
399 void (*write_dbi2)(struct dw_pcie *pcie, void __iomem *base, u32 reg,
400 size_t size, u32 val);
401 int (*link_up)(struct dw_pcie *pcie);
402 enum dw_pcie_ltssm (*get_ltssm)(struct dw_pcie *pcie);
403 int (*start_link)(struct dw_pcie *pcie);
404 void (*stop_link)(struct dw_pcie *pcie);
405 };
406
407 struct dw_pcie {
408 struct device *dev;
409 void __iomem *dbi_base;
410 void __iomem *dbi_base2;
411 void __iomem *atu_base;
412 size_t atu_size;
413 u32 num_ib_windows;
414 u32 num_ob_windows;
415 u32 region_align;
416 u64 region_limit;
417 struct dw_pcie_rp pp;
418 struct dw_pcie_ep ep;
419 const struct dw_pcie_ops *ops;
420 u32 version;
421 u32 type;
422 unsigned long caps;
423 int num_lanes;
424 int link_gen;
425 u8 n_fts[2];
426 struct dw_edma_chip edma;
427 struct clk_bulk_data app_clks[DW_PCIE_NUM_APP_CLKS];
428 struct clk_bulk_data core_clks[DW_PCIE_NUM_CORE_CLKS];
429 struct reset_control_bulk_data app_rsts[DW_PCIE_NUM_APP_RSTS];
430 struct reset_control_bulk_data core_rsts[DW_PCIE_NUM_CORE_RSTS];
431 struct gpio_desc *pe_rst;
432 bool suspended;
433 };
434
435 #define to_dw_pcie_from_pp(port) container_of((port), struct dw_pcie, pp)
436
437 #define to_dw_pcie_from_ep(endpoint) \
438 container_of((endpoint), struct dw_pcie, ep)
439
440 int dw_pcie_get_resources(struct dw_pcie *pci);
441
442 void dw_pcie_version_detect(struct dw_pcie *pci);
443
444 u8 dw_pcie_find_capability(struct dw_pcie *pci, u8 cap);
445 u16 dw_pcie_find_ext_capability(struct dw_pcie *pci, u8 cap);
446
447 int dw_pcie_read(void __iomem *addr, int size, u32 *val);
448 int dw_pcie_write(void __iomem *addr, int size, u32 val);
449
450 u32 dw_pcie_read_dbi(struct dw_pcie *pci, u32 reg, size_t size);
451 void dw_pcie_write_dbi(struct dw_pcie *pci, u32 reg, size_t size, u32 val);
452 void dw_pcie_write_dbi2(struct dw_pcie *pci, u32 reg, size_t size, u32 val);
453 int dw_pcie_link_up(struct dw_pcie *pci);
454 void dw_pcie_upconfig_setup(struct dw_pcie *pci);
455 int dw_pcie_wait_for_link(struct dw_pcie *pci);
456 int dw_pcie_prog_outbound_atu(struct dw_pcie *pci,
457 const struct dw_pcie_ob_atu_cfg *atu);
458 int dw_pcie_prog_inbound_atu(struct dw_pcie *pci, int index, int type,
459 u64 cpu_addr, u64 pci_addr, u64 size);
460 int dw_pcie_prog_ep_inbound_atu(struct dw_pcie *pci, u8 func_no, int index,
461 int type, u64 cpu_addr, u8 bar);
462 void dw_pcie_disable_atu(struct dw_pcie *pci, u32 dir, int index);
463 void dw_pcie_setup(struct dw_pcie *pci);
464 void dw_pcie_iatu_detect(struct dw_pcie *pci);
465 int dw_pcie_edma_detect(struct dw_pcie *pci);
466 void dw_pcie_edma_remove(struct dw_pcie *pci);
467
468 int dw_pcie_suspend_noirq(struct dw_pcie *pci);
469 int dw_pcie_resume_noirq(struct dw_pcie *pci);
470
dw_pcie_writel_dbi(struct dw_pcie * pci,u32 reg,u32 val)471 static inline void dw_pcie_writel_dbi(struct dw_pcie *pci, u32 reg, u32 val)
472 {
473 dw_pcie_write_dbi(pci, reg, 0x4, val);
474 }
475
dw_pcie_readl_dbi(struct dw_pcie * pci,u32 reg)476 static inline u32 dw_pcie_readl_dbi(struct dw_pcie *pci, u32 reg)
477 {
478 return dw_pcie_read_dbi(pci, reg, 0x4);
479 }
480
dw_pcie_writew_dbi(struct dw_pcie * pci,u32 reg,u16 val)481 static inline void dw_pcie_writew_dbi(struct dw_pcie *pci, u32 reg, u16 val)
482 {
483 dw_pcie_write_dbi(pci, reg, 0x2, val);
484 }
485
dw_pcie_readw_dbi(struct dw_pcie * pci,u32 reg)486 static inline u16 dw_pcie_readw_dbi(struct dw_pcie *pci, u32 reg)
487 {
488 return dw_pcie_read_dbi(pci, reg, 0x2);
489 }
490
dw_pcie_writeb_dbi(struct dw_pcie * pci,u32 reg,u8 val)491 static inline void dw_pcie_writeb_dbi(struct dw_pcie *pci, u32 reg, u8 val)
492 {
493 dw_pcie_write_dbi(pci, reg, 0x1, val);
494 }
495
dw_pcie_readb_dbi(struct dw_pcie * pci,u32 reg)496 static inline u8 dw_pcie_readb_dbi(struct dw_pcie *pci, u32 reg)
497 {
498 return dw_pcie_read_dbi(pci, reg, 0x1);
499 }
500
dw_pcie_writel_dbi2(struct dw_pcie * pci,u32 reg,u32 val)501 static inline void dw_pcie_writel_dbi2(struct dw_pcie *pci, u32 reg, u32 val)
502 {
503 dw_pcie_write_dbi2(pci, reg, 0x4, val);
504 }
505
dw_pcie_ep_get_dbi_offset(struct dw_pcie_ep * ep,u8 func_no)506 static inline unsigned int dw_pcie_ep_get_dbi_offset(struct dw_pcie_ep *ep,
507 u8 func_no)
508 {
509 unsigned int dbi_offset = 0;
510
511 if (ep->ops->get_dbi_offset)
512 dbi_offset = ep->ops->get_dbi_offset(ep, func_no);
513
514 return dbi_offset;
515 }
516
dw_pcie_ep_read_dbi(struct dw_pcie_ep * ep,u8 func_no,u32 reg,size_t size)517 static inline u32 dw_pcie_ep_read_dbi(struct dw_pcie_ep *ep, u8 func_no,
518 u32 reg, size_t size)
519 {
520 unsigned int offset = dw_pcie_ep_get_dbi_offset(ep, func_no);
521 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
522
523 return dw_pcie_read_dbi(pci, offset + reg, size);
524 }
525
dw_pcie_ep_write_dbi(struct dw_pcie_ep * ep,u8 func_no,u32 reg,size_t size,u32 val)526 static inline void dw_pcie_ep_write_dbi(struct dw_pcie_ep *ep, u8 func_no,
527 u32 reg, size_t size, u32 val)
528 {
529 unsigned int offset = dw_pcie_ep_get_dbi_offset(ep, func_no);
530 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
531
532 dw_pcie_write_dbi(pci, offset + reg, size, val);
533 }
534
dw_pcie_ep_writel_dbi(struct dw_pcie_ep * ep,u8 func_no,u32 reg,u32 val)535 static inline void dw_pcie_ep_writel_dbi(struct dw_pcie_ep *ep, u8 func_no,
536 u32 reg, u32 val)
537 {
538 dw_pcie_ep_write_dbi(ep, func_no, reg, 0x4, val);
539 }
540
dw_pcie_ep_readl_dbi(struct dw_pcie_ep * ep,u8 func_no,u32 reg)541 static inline u32 dw_pcie_ep_readl_dbi(struct dw_pcie_ep *ep, u8 func_no,
542 u32 reg)
543 {
544 return dw_pcie_ep_read_dbi(ep, func_no, reg, 0x4);
545 }
546
dw_pcie_ep_writew_dbi(struct dw_pcie_ep * ep,u8 func_no,u32 reg,u16 val)547 static inline void dw_pcie_ep_writew_dbi(struct dw_pcie_ep *ep, u8 func_no,
548 u32 reg, u16 val)
549 {
550 dw_pcie_ep_write_dbi(ep, func_no, reg, 0x2, val);
551 }
552
dw_pcie_ep_readw_dbi(struct dw_pcie_ep * ep,u8 func_no,u32 reg)553 static inline u16 dw_pcie_ep_readw_dbi(struct dw_pcie_ep *ep, u8 func_no,
554 u32 reg)
555 {
556 return dw_pcie_ep_read_dbi(ep, func_no, reg, 0x2);
557 }
558
dw_pcie_ep_writeb_dbi(struct dw_pcie_ep * ep,u8 func_no,u32 reg,u8 val)559 static inline void dw_pcie_ep_writeb_dbi(struct dw_pcie_ep *ep, u8 func_no,
560 u32 reg, u8 val)
561 {
562 dw_pcie_ep_write_dbi(ep, func_no, reg, 0x1, val);
563 }
564
dw_pcie_ep_readb_dbi(struct dw_pcie_ep * ep,u8 func_no,u32 reg)565 static inline u8 dw_pcie_ep_readb_dbi(struct dw_pcie_ep *ep, u8 func_no,
566 u32 reg)
567 {
568 return dw_pcie_ep_read_dbi(ep, func_no, reg, 0x1);
569 }
570
dw_pcie_ep_get_dbi2_offset(struct dw_pcie_ep * ep,u8 func_no)571 static inline unsigned int dw_pcie_ep_get_dbi2_offset(struct dw_pcie_ep *ep,
572 u8 func_no)
573 {
574 unsigned int dbi2_offset = 0;
575
576 if (ep->ops->get_dbi2_offset)
577 dbi2_offset = ep->ops->get_dbi2_offset(ep, func_no);
578 else if (ep->ops->get_dbi_offset) /* for backward compatibility */
579 dbi2_offset = ep->ops->get_dbi_offset(ep, func_no);
580
581 return dbi2_offset;
582 }
583
dw_pcie_ep_write_dbi2(struct dw_pcie_ep * ep,u8 func_no,u32 reg,size_t size,u32 val)584 static inline void dw_pcie_ep_write_dbi2(struct dw_pcie_ep *ep, u8 func_no,
585 u32 reg, size_t size, u32 val)
586 {
587 unsigned int offset = dw_pcie_ep_get_dbi2_offset(ep, func_no);
588 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
589
590 dw_pcie_write_dbi2(pci, offset + reg, size, val);
591 }
592
dw_pcie_ep_writel_dbi2(struct dw_pcie_ep * ep,u8 func_no,u32 reg,u32 val)593 static inline void dw_pcie_ep_writel_dbi2(struct dw_pcie_ep *ep, u8 func_no,
594 u32 reg, u32 val)
595 {
596 dw_pcie_ep_write_dbi2(ep, func_no, reg, 0x4, val);
597 }
598
dw_pcie_dbi_ro_wr_en(struct dw_pcie * pci)599 static inline void dw_pcie_dbi_ro_wr_en(struct dw_pcie *pci)
600 {
601 u32 reg;
602 u32 val;
603
604 reg = PCIE_MISC_CONTROL_1_OFF;
605 val = dw_pcie_readl_dbi(pci, reg);
606 val |= PCIE_DBI_RO_WR_EN;
607 dw_pcie_writel_dbi(pci, reg, val);
608 }
609
dw_pcie_dbi_ro_wr_dis(struct dw_pcie * pci)610 static inline void dw_pcie_dbi_ro_wr_dis(struct dw_pcie *pci)
611 {
612 u32 reg;
613 u32 val;
614
615 reg = PCIE_MISC_CONTROL_1_OFF;
616 val = dw_pcie_readl_dbi(pci, reg);
617 val &= ~PCIE_DBI_RO_WR_EN;
618 dw_pcie_writel_dbi(pci, reg, val);
619 }
620
dw_pcie_start_link(struct dw_pcie * pci)621 static inline int dw_pcie_start_link(struct dw_pcie *pci)
622 {
623 if (pci->ops && pci->ops->start_link)
624 return pci->ops->start_link(pci);
625
626 return 0;
627 }
628
dw_pcie_stop_link(struct dw_pcie * pci)629 static inline void dw_pcie_stop_link(struct dw_pcie *pci)
630 {
631 if (pci->ops && pci->ops->stop_link)
632 pci->ops->stop_link(pci);
633 }
634
dw_pcie_get_ltssm(struct dw_pcie * pci)635 static inline enum dw_pcie_ltssm dw_pcie_get_ltssm(struct dw_pcie *pci)
636 {
637 u32 val;
638
639 if (pci->ops && pci->ops->get_ltssm)
640 return pci->ops->get_ltssm(pci);
641
642 val = dw_pcie_readl_dbi(pci, PCIE_PORT_DEBUG0);
643
644 return (enum dw_pcie_ltssm)FIELD_GET(PORT_LOGIC_LTSSM_STATE_MASK, val);
645 }
646
647 #ifdef CONFIG_PCIE_DW_HOST
648 irqreturn_t dw_handle_msi_irq(struct dw_pcie_rp *pp);
649 int dw_pcie_setup_rc(struct dw_pcie_rp *pp);
650 int dw_pcie_host_init(struct dw_pcie_rp *pp);
651 void dw_pcie_host_deinit(struct dw_pcie_rp *pp);
652 int dw_pcie_allocate_domains(struct dw_pcie_rp *pp);
653 void __iomem *dw_pcie_own_conf_map_bus(struct pci_bus *bus, unsigned int devfn,
654 int where);
655 #else
dw_handle_msi_irq(struct dw_pcie_rp * pp)656 static inline irqreturn_t dw_handle_msi_irq(struct dw_pcie_rp *pp)
657 {
658 return IRQ_NONE;
659 }
660
dw_pcie_setup_rc(struct dw_pcie_rp * pp)661 static inline int dw_pcie_setup_rc(struct dw_pcie_rp *pp)
662 {
663 return 0;
664 }
665
dw_pcie_host_init(struct dw_pcie_rp * pp)666 static inline int dw_pcie_host_init(struct dw_pcie_rp *pp)
667 {
668 return 0;
669 }
670
dw_pcie_host_deinit(struct dw_pcie_rp * pp)671 static inline void dw_pcie_host_deinit(struct dw_pcie_rp *pp)
672 {
673 }
674
dw_pcie_allocate_domains(struct dw_pcie_rp * pp)675 static inline int dw_pcie_allocate_domains(struct dw_pcie_rp *pp)
676 {
677 return 0;
678 }
dw_pcie_own_conf_map_bus(struct pci_bus * bus,unsigned int devfn,int where)679 static inline void __iomem *dw_pcie_own_conf_map_bus(struct pci_bus *bus,
680 unsigned int devfn,
681 int where)
682 {
683 return NULL;
684 }
685 #endif
686
687 #ifdef CONFIG_PCIE_DW_EP
688 void dw_pcie_ep_linkup(struct dw_pcie_ep *ep);
689 void dw_pcie_ep_linkdown(struct dw_pcie_ep *ep);
690 int dw_pcie_ep_init(struct dw_pcie_ep *ep);
691 int dw_pcie_ep_init_registers(struct dw_pcie_ep *ep);
692 void dw_pcie_ep_deinit(struct dw_pcie_ep *ep);
693 void dw_pcie_ep_cleanup(struct dw_pcie_ep *ep);
694 int dw_pcie_ep_raise_intx_irq(struct dw_pcie_ep *ep, u8 func_no);
695 int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no,
696 u8 interrupt_num);
697 int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no,
698 u16 interrupt_num);
699 int dw_pcie_ep_raise_msix_irq_doorbell(struct dw_pcie_ep *ep, u8 func_no,
700 u16 interrupt_num);
701 void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar);
702 struct dw_pcie_ep_func *
703 dw_pcie_ep_get_func_from_ep(struct dw_pcie_ep *ep, u8 func_no);
704 #else
dw_pcie_ep_linkup(struct dw_pcie_ep * ep)705 static inline void dw_pcie_ep_linkup(struct dw_pcie_ep *ep)
706 {
707 }
708
dw_pcie_ep_linkdown(struct dw_pcie_ep * ep)709 static inline void dw_pcie_ep_linkdown(struct dw_pcie_ep *ep)
710 {
711 }
712
dw_pcie_ep_init(struct dw_pcie_ep * ep)713 static inline int dw_pcie_ep_init(struct dw_pcie_ep *ep)
714 {
715 return 0;
716 }
717
dw_pcie_ep_init_registers(struct dw_pcie_ep * ep)718 static inline int dw_pcie_ep_init_registers(struct dw_pcie_ep *ep)
719 {
720 return 0;
721 }
722
dw_pcie_ep_deinit(struct dw_pcie_ep * ep)723 static inline void dw_pcie_ep_deinit(struct dw_pcie_ep *ep)
724 {
725 }
726
dw_pcie_ep_cleanup(struct dw_pcie_ep * ep)727 static inline void dw_pcie_ep_cleanup(struct dw_pcie_ep *ep)
728 {
729 }
730
dw_pcie_ep_raise_intx_irq(struct dw_pcie_ep * ep,u8 func_no)731 static inline int dw_pcie_ep_raise_intx_irq(struct dw_pcie_ep *ep, u8 func_no)
732 {
733 return 0;
734 }
735
dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep * ep,u8 func_no,u8 interrupt_num)736 static inline int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no,
737 u8 interrupt_num)
738 {
739 return 0;
740 }
741
dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep * ep,u8 func_no,u16 interrupt_num)742 static inline int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no,
743 u16 interrupt_num)
744 {
745 return 0;
746 }
747
dw_pcie_ep_raise_msix_irq_doorbell(struct dw_pcie_ep * ep,u8 func_no,u16 interrupt_num)748 static inline int dw_pcie_ep_raise_msix_irq_doorbell(struct dw_pcie_ep *ep,
749 u8 func_no,
750 u16 interrupt_num)
751 {
752 return 0;
753 }
754
dw_pcie_ep_reset_bar(struct dw_pcie * pci,enum pci_barno bar)755 static inline void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar)
756 {
757 }
758
759 static inline struct dw_pcie_ep_func *
dw_pcie_ep_get_func_from_ep(struct dw_pcie_ep * ep,u8 func_no)760 dw_pcie_ep_get_func_from_ep(struct dw_pcie_ep *ep, u8 func_no)
761 {
762 return NULL;
763 }
764 #endif
765 #endif /* _PCIE_DESIGNWARE_H */
766