1 /* SPDX-License-Identifier: GPL-2.0+ */ 2 /* Copyright (c) 2018 Quantenna Communications */ 3 4 #ifndef __TOPAZ_PCIE_H 5 #define __TOPAZ_PCIE_H 6 7 /* Topaz PCIe DMA registers */ 8 #define PCIE_DMA_WR_INTR_STATUS(base) ((base) + 0x9bc) 9 #define PCIE_DMA_WR_INTR_MASK(base) ((base) + 0x9c4) 10 #define PCIE_DMA_WR_INTR_CLR(base) ((base) + 0x9c8) 11 #define PCIE_DMA_WR_ERR_STATUS(base) ((base) + 0x9cc) 12 #define PCIE_DMA_WR_DONE_IMWR_ADDR_LOW(base) ((base) + 0x9D0) 13 #define PCIE_DMA_WR_DONE_IMWR_ADDR_HIGH(base) ((base) + 0x9d4) 14 15 #define PCIE_DMA_RD_INTR_STATUS(base) ((base) + 0x310) 16 #define PCIE_DMA_RD_INTR_MASK(base) ((base) + 0x319) 17 #define PCIE_DMA_RD_INTR_CLR(base) ((base) + 0x31c) 18 #define PCIE_DMA_RD_ERR_STATUS_LOW(base) ((base) + 0x324) 19 #define PCIE_DMA_RD_ERR_STATUS_HIGH(base) ((base) + 0x328) 20 #define PCIE_DMA_RD_DONE_IMWR_ADDR_LOW(base) ((base) + 0x33c) 21 #define PCIE_DMA_RD_DONE_IMWR_ADDR_HIGH(base) ((base) + 0x340) 22 23 /* Topaz LHost IPC4 interrupt */ 24 #define TOPAZ_LH_IPC4_INT(base) ((base) + 0x13C) 25 #define TOPAZ_LH_IPC4_INT_MASK(base) ((base) + 0x140) 26 27 #define TOPAZ_RC_TX_DONE_IRQ (0) 28 #define TOPAZ_RC_RST_EP_IRQ (1) 29 #define TOPAZ_RC_TX_STOP_IRQ (2) 30 #define TOPAZ_RC_RX_DONE_IRQ (3) 31 #define TOPAZ_RC_PM_EP_IRQ (4) 32 33 /* Topaz LHost M2L interrupt */ 34 #define TOPAZ_CTL_M2L_INT(base) ((base) + 0x2C) 35 #define TOPAZ_CTL_M2L_INT_MASK(base) ((base) + 0x30) 36 37 #define TOPAZ_RC_CTRL_IRQ (6) 38 39 #define TOPAZ_IPC_IRQ_WORD(irq) (BIT(irq) | BIT(irq + 16)) 40 41 /* PCIe legacy INTx */ 42 #define TOPAZ_PCIE_CFG0_OFFSET (0x6C) 43 #define TOPAZ_ASSERT_INTX BIT(9) 44 45 #endif /* __TOPAZ_PCIE_H */ 46