xref: /linux/drivers/phy/qualcomm/phy-qcom-qmp-pcs-pcie-v4.h (revision 4f2c0a4acffbec01079c28f839422e64ddeff004)
1 /* SPDX-License-Identifier: GPL-2.0 */
2 /*
3  * Copyright (c) 2017, The Linux Foundation. All rights reserved.
4  */
5 
6 #ifndef QCOM_PHY_QMP_PCS_PCIE_V4_H_
7 #define QCOM_PHY_QMP_PCS_PCIE_V4_H_
8 
9 /* Only for QMP V4 PHY - PCS_PCIE registers (same as PCS_MISC?) */
10 #define QPHY_V4_PCS_PCIE_INT_AUX_CLK_STATUS		0x00
11 #define QPHY_V4_PCS_PCIE_OSC_DTCT_STATUS		0x04
12 #define QPHY_V4_PCS_PCIE_POWER_STATE_CONFIG1		0x08
13 #define QPHY_V4_PCS_PCIE_POWER_STATE_CONFIG2		0x0c
14 #define QPHY_V4_PCS_PCIE_POWER_STATE_CONFIG3		0x10
15 #define QPHY_V4_PCS_PCIE_POWER_STATE_CONFIG4		0x14
16 #define QPHY_V4_PCS_PCIE_PCS_TX_RX_CONFIG		0x18
17 #define QPHY_V4_PCS_PCIE_ENDPOINT_REFCLK_DRIVE		0x1c
18 #define QPHY_V4_PCS_PCIE_ENDPOINT_REFCLK_CNTRL		0x20
19 #define QPHY_V4_PCS_PCIE_EPCLK_PRE_PLL_LOCK_DLY_AUXCLK	0x24
20 #define QPHY_V4_PCS_PCIE_EPCLK_DLY_COUNT_VAL_L		0x28
21 #define QPHY_V4_PCS_PCIE_EPCLK_DLY_COUNT_VAL_H		0x2c
22 #define QPHY_V4_PCS_PCIE_RX_IDLE_DTCT_CNTRL1		0x30
23 #define QPHY_V4_PCS_PCIE_RX_IDLE_DTCT_CNTRL2		0x34
24 #define QPHY_V4_PCS_PCIE_SIGDET_CNTRL			0x38
25 #define QPHY_V4_PCS_PCIE_SIGDET_LOW_2_IDLE_TIME		0x3c
26 #define QPHY_V4_PCS_PCIE_L1P1_WAKEUP_DLY_TIME_AUXCLK_L	0x40
27 #define QPHY_V4_PCS_PCIE_L1P1_WAKEUP_DLY_TIME_AUXCLK_H	0x44
28 #define QPHY_V4_PCS_PCIE_L1P2_WAKEUP_DLY_TIME_AUXCLK_L	0x48
29 #define QPHY_V4_PCS_PCIE_L1P2_WAKEUP_DLY_TIME_AUXCLK_H	0x4c
30 #define QPHY_V4_PCS_PCIE_INT_AUX_CLK_CONFIG1		0x50
31 #define QPHY_V4_PCS_PCIE_INT_AUX_CLK_CONFIG2		0x54
32 #define QPHY_V4_PCS_PCIE_OSC_DTCT_CONFIG1		0x58
33 #define QPHY_V4_PCS_PCIE_OSC_DTCT_CONFIG2		0x5c
34 #define QPHY_V4_PCS_PCIE_OSC_DTCT_CONFIG3		0x60
35 #define QPHY_V4_PCS_PCIE_OSC_DTCT_CONFIG4		0x64
36 #define QPHY_V4_PCS_PCIE_OSC_DTCT_CONFIG5		0x68
37 #define QPHY_V4_PCS_PCIE_OSC_DTCT_CONFIG6		0x6c
38 #define QPHY_V4_PCS_PCIE_OSC_DTCT_CONFIG7		0x70
39 #define QPHY_V4_PCS_PCIE_OSC_DTCT_MODE2_CONFIG1		0x74
40 #define QPHY_V4_PCS_PCIE_OSC_DTCT_MODE2_CONFIG2		0x78
41 #define QPHY_V4_PCS_PCIE_OSC_DTCT_MODE2_CONFIG3		0x7c
42 #define QPHY_V4_PCS_PCIE_OSC_DTCT_MODE2_CONFIG4		0x80
43 #define QPHY_V4_PCS_PCIE_OSC_DTCT_MODE2_CONFIG5		0x84
44 #define QPHY_V4_PCS_PCIE_OSC_DTCT_MODE2_CONFIG6		0x88
45 #define QPHY_V4_PCS_PCIE_OSC_DTCT_MODE2_CONFIG7		0x8c
46 #define QPHY_V4_PCS_PCIE_OSC_DTCT_ACTIONS		0x90
47 #define QPHY_V4_PCS_PCIE_LOCAL_FS			0x94
48 #define QPHY_V4_PCS_PCIE_LOCAL_LF			0x98
49 #define QPHY_V4_PCS_PCIE_LOCAL_FS_RS			0x9c
50 #define QPHY_V4_PCS_PCIE_EQ_CONFIG1			0xa0
51 #define QPHY_V4_PCS_PCIE_EQ_CONFIG2			0xa4
52 #define QPHY_V4_PCS_PCIE_PRESET_P0_P1_PRE		0xa8
53 #define QPHY_V4_PCS_PCIE_PRESET_P2_P3_PRE		0xac
54 #define QPHY_V4_PCS_PCIE_PRESET_P4_P5_PRE		0xb0
55 #define QPHY_V4_PCS_PCIE_PRESET_P6_P7_PRE		0xb4
56 #define QPHY_V4_PCS_PCIE_PRESET_P8_P9_PRE		0xb8
57 #define QPHY_V4_PCS_PCIE_PRESET_P10_PRE			0xbc
58 #define QPHY_V4_PCS_PCIE_PRESET_P1_P3_PRE_RS		0xc0
59 #define QPHY_V4_PCS_PCIE_PRESET_P4_P5_PRE_RS		0xc4
60 #define QPHY_V4_PCS_PCIE_PRESET_P6_P9_PRE_RS		0xc8
61 #define QPHY_V4_PCS_PCIE_PRESET_P0_P1_POST		0xcc
62 #define QPHY_V4_PCS_PCIE_PRESET_P2_P3_POST		0xd0
63 #define QPHY_V4_PCS_PCIE_PRESET_P4_P5_POST		0xd4
64 #define QPHY_V4_PCS_PCIE_PRESET_P6_P7_POST		0xd8
65 #define QPHY_V4_PCS_PCIE_PRESET_P8_P9_POST		0xdc
66 #define QPHY_V4_PCS_PCIE_PRESET_P10_POST		0xe0
67 #define QPHY_V4_PCS_PCIE_PRESET_P1_P3_POST_RS		0xe4
68 #define QPHY_V4_PCS_PCIE_PRESET_P4_P5_POST_RS		0xe8
69 #define QPHY_V4_PCS_PCIE_PRESET_P6_P9_POST_RS		0xec
70 #define QPHY_V4_PCS_PCIE_RXEQEVAL_TIME			0xf0
71 
72 #endif
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