xref: /linux/drivers/phy/qualcomm/phy-qcom-qmp-pcie-qhp.h (revision 4f2c0a4acffbec01079c28f839422e64ddeff004)
1 /* SPDX-License-Identifier: GPL-2.0 */
2 /*
3  * Copyright (c) 2017, The Linux Foundation. All rights reserved.
4  */
5 
6 #ifndef QCOM_PHY_QMP_PCIE_QHP_H_
7 #define QCOM_PHY_QMP_PCIE_QHP_H_
8 
9 /* PCIE GEN3 COM registers */
10 #define PCIE_GEN3_QHP_COM_SSC_EN_CENTER			0x14
11 #define PCIE_GEN3_QHP_COM_SSC_PER1			0x20
12 #define PCIE_GEN3_QHP_COM_SSC_PER2			0x24
13 #define PCIE_GEN3_QHP_COM_SSC_STEP_SIZE1		0x28
14 #define PCIE_GEN3_QHP_COM_SSC_STEP_SIZE2		0x2c
15 #define PCIE_GEN3_QHP_COM_SSC_STEP_SIZE1_MODE1		0x34
16 #define PCIE_GEN3_QHP_COM_SSC_STEP_SIZE2_MODE1		0x38
17 #define PCIE_GEN3_QHP_COM_BIAS_EN_CKBUFLR_EN		0x54
18 #define PCIE_GEN3_QHP_COM_CLK_ENABLE1			0x58
19 #define PCIE_GEN3_QHP_COM_LOCK_CMP1_MODE0		0x6c
20 #define PCIE_GEN3_QHP_COM_LOCK_CMP2_MODE0		0x70
21 #define PCIE_GEN3_QHP_COM_LOCK_CMP1_MODE1		0x78
22 #define PCIE_GEN3_QHP_COM_LOCK_CMP2_MODE1		0x7c
23 #define PCIE_GEN3_QHP_COM_BGV_TRIM			0x98
24 #define PCIE_GEN3_QHP_COM_CP_CTRL_MODE0			0xb4
25 #define PCIE_GEN3_QHP_COM_CP_CTRL_MODE1			0xb8
26 #define PCIE_GEN3_QHP_COM_PLL_RCTRL_MODE0		0xc0
27 #define PCIE_GEN3_QHP_COM_PLL_RCTRL_MODE1		0xc4
28 #define PCIE_GEN3_QHP_COM_PLL_CCTRL_MODE0		0xcc
29 #define PCIE_GEN3_QHP_COM_PLL_CCTRL_MODE1		0xd0
30 #define PCIE_GEN3_QHP_COM_SYSCLK_EN_SEL			0xdc
31 #define PCIE_GEN3_QHP_COM_RESTRIM_CTRL2			0xf0
32 #define PCIE_GEN3_QHP_COM_LOCK_CMP_EN			0xf8
33 #define PCIE_GEN3_QHP_COM_DEC_START_MODE0		0x100
34 #define PCIE_GEN3_QHP_COM_DEC_START_MODE1		0x108
35 #define PCIE_GEN3_QHP_COM_DIV_FRAC_START1_MODE0		0x11c
36 #define PCIE_GEN3_QHP_COM_DIV_FRAC_START2_MODE0		0x120
37 #define PCIE_GEN3_QHP_COM_DIV_FRAC_START3_MODE0		0x124
38 #define PCIE_GEN3_QHP_COM_DIV_FRAC_START1_MODE1		0x128
39 #define PCIE_GEN3_QHP_COM_DIV_FRAC_START2_MODE1		0x12c
40 #define PCIE_GEN3_QHP_COM_DIV_FRAC_START3_MODE1		0x130
41 #define PCIE_GEN3_QHP_COM_INTEGLOOP_GAIN0_MODE0		0x150
42 #define PCIE_GEN3_QHP_COM_INTEGLOOP_GAIN0_MODE1		0x158
43 #define PCIE_GEN3_QHP_COM_VCO_TUNE_MAP			0x178
44 #define PCIE_GEN3_QHP_COM_BG_CTRL			0x1c8
45 #define PCIE_GEN3_QHP_COM_CLK_SELECT			0x1cc
46 #define PCIE_GEN3_QHP_COM_HSCLK_SEL1			0x1d0
47 #define PCIE_GEN3_QHP_COM_CORECLK_DIV			0x1e0
48 #define PCIE_GEN3_QHP_COM_CORE_CLK_EN			0x1e8
49 #define PCIE_GEN3_QHP_COM_CMN_CONFIG			0x1f0
50 #define PCIE_GEN3_QHP_COM_SVS_MODE_CLK_SEL		0x1fc
51 #define PCIE_GEN3_QHP_COM_CORECLK_DIV_MODE1		0x21c
52 #define PCIE_GEN3_QHP_COM_CMN_MODE			0x224
53 #define PCIE_GEN3_QHP_COM_VREGCLK_DIV1			0x228
54 #define PCIE_GEN3_QHP_COM_VREGCLK_DIV2			0x22c
55 
56 /* PCIE GEN3 QHP Lane registers */
57 #define PCIE_GEN3_QHP_L0_DRVR_CTRL0			0xc
58 #define PCIE_GEN3_QHP_L0_DRVR_CTRL1			0x10
59 #define PCIE_GEN3_QHP_L0_DRVR_CTRL2			0x14
60 #define PCIE_GEN3_QHP_L0_DRVR_TAP_EN			0x18
61 #define PCIE_GEN3_QHP_L0_TX_BAND_MODE			0x60
62 #define PCIE_GEN3_QHP_L0_LANE_MODE			0x64
63 #define PCIE_GEN3_QHP_L0_PARALLEL_RATE			0x7c
64 #define PCIE_GEN3_QHP_L0_CML_CTRL_MODE0			0xc0
65 #define PCIE_GEN3_QHP_L0_CML_CTRL_MODE1			0xc4
66 #define PCIE_GEN3_QHP_L0_CML_CTRL_MODE2			0xc8
67 #define PCIE_GEN3_QHP_L0_PREAMP_CTRL_MODE1		0xd0
68 #define PCIE_GEN3_QHP_L0_PREAMP_CTRL_MODE2		0xd4
69 #define PCIE_GEN3_QHP_L0_MIXER_CTRL_MODE0		0xd8
70 #define PCIE_GEN3_QHP_L0_MIXER_CTRL_MODE1		0xdc
71 #define PCIE_GEN3_QHP_L0_MIXER_CTRL_MODE2		0xe0
72 #define PCIE_GEN3_QHP_L0_CTLE_THRESH_DFE		0xfc
73 #define PCIE_GEN3_QHP_L0_CGA_THRESH_DFE			0x100
74 #define PCIE_GEN3_QHP_L0_RXENGINE_EN0			0x108
75 #define PCIE_GEN3_QHP_L0_CTLE_TRAIN_TIME		0x114
76 #define PCIE_GEN3_QHP_L0_CTLE_DFE_OVRLP_TIME		0x118
77 #define PCIE_GEN3_QHP_L0_DFE_REFRESH_TIME		0x11c
78 #define PCIE_GEN3_QHP_L0_DFE_ENABLE_TIME		0x120
79 #define PCIE_GEN3_QHP_L0_VGA_GAIN			0x124
80 #define PCIE_GEN3_QHP_L0_DFE_GAIN			0x128
81 #define PCIE_GEN3_QHP_L0_EQ_GAIN			0x130
82 #define PCIE_GEN3_QHP_L0_OFFSET_GAIN			0x134
83 #define PCIE_GEN3_QHP_L0_PRE_GAIN			0x138
84 #define PCIE_GEN3_QHP_L0_VGA_INITVAL			0x13c
85 #define PCIE_GEN3_QHP_L0_EQ_INTVAL			0x154
86 #define PCIE_GEN3_QHP_L0_EDAC_INITVAL			0x160
87 #define PCIE_GEN3_QHP_L0_RXEQ_INITB0			0x168
88 #define PCIE_GEN3_QHP_L0_RXEQ_INITB1			0x16c
89 #define PCIE_GEN3_QHP_L0_RCVRDONE_THRESH1		0x178
90 #define PCIE_GEN3_QHP_L0_RXEQ_CTRL			0x180
91 #define PCIE_GEN3_QHP_L0_UCDR_FO_GAIN_MODE0		0x184
92 #define PCIE_GEN3_QHP_L0_UCDR_FO_GAIN_MODE1		0x188
93 #define PCIE_GEN3_QHP_L0_UCDR_FO_GAIN_MODE2		0x18c
94 #define PCIE_GEN3_QHP_L0_UCDR_SO_GAIN_MODE0		0x190
95 #define PCIE_GEN3_QHP_L0_UCDR_SO_GAIN_MODE1		0x194
96 #define PCIE_GEN3_QHP_L0_UCDR_SO_GAIN_MODE2		0x198
97 #define PCIE_GEN3_QHP_L0_UCDR_SO_CONFIG			0x19c
98 #define PCIE_GEN3_QHP_L0_RX_BAND			0x1a4
99 #define PCIE_GEN3_QHP_L0_RX_RCVR_PATH1_MODE0		0x1c0
100 #define PCIE_GEN3_QHP_L0_RX_RCVR_PATH1_MODE1		0x1c4
101 #define PCIE_GEN3_QHP_L0_RX_RCVR_PATH1_MODE2		0x1c8
102 #define PCIE_GEN3_QHP_L0_SIGDET_ENABLES			0x230
103 #define PCIE_GEN3_QHP_L0_SIGDET_CNTRL			0x234
104 #define PCIE_GEN3_QHP_L0_SIGDET_DEGLITCH_CNTRL		0x238
105 #define PCIE_GEN3_QHP_L0_DCC_GAIN			0x2a4
106 #define PCIE_GEN3_QHP_L0_RSM_START			0x2a8
107 #define PCIE_GEN3_QHP_L0_RX_EN_SIGNAL			0x2ac
108 #define PCIE_GEN3_QHP_L0_PSM_RX_EN_CAL			0x2b0
109 #define PCIE_GEN3_QHP_L0_RX_MISC_CNTRL0			0x2b8
110 #define PCIE_GEN3_QHP_L0_TS0_TIMER			0x2c0
111 #define PCIE_GEN3_QHP_L0_DLL_HIGHDATARATE		0x2c4
112 #define PCIE_GEN3_QHP_L0_RX_RESETCODE_OFFSET		0x2cc
113 
114 /* PCIE GEN3 PCS registers */
115 #define PCIE_GEN3_QHP_PHY_TXMGN_MAIN_V0_M3P5DB		0x2c
116 #define PCIE_GEN3_QHP_PHY_TXMGN_POST_V0_M3P5DB		0x40
117 #define PCIE_GEN3_QHP_PHY_TXMGN_MAIN_V0_M6DB		0x54
118 #define PCIE_GEN3_QHP_PHY_TXMGN_POST_V0_M6DB		0x68
119 #define PCIE_GEN3_QHP_PHY_POWER_STATE_CONFIG		0x15c
120 #define PCIE_GEN3_QHP_PHY_POWER_STATE_CONFIG5		0x16c
121 #define PCIE_GEN3_QHP_PHY_PCS_TX_RX_CONFIG		0x174
122 
123 #endif
124