1 /* SPDX-License-Identifier: GPL-2.0 */ 2 /* 3 * m5441xsim.h -- Coldfire 5441x register definitions 4 * 5 * (C) Copyright 2012, Steven King <sfking@fdwdc.com> 6 */ 7 8 #ifndef m5441xsim_h 9 #define m5441xsim_h 10 11 #include <linux/bits.h> 12 13 #define CPU_NAME "COLDFIRE(m5441x)" 14 #define CPU_INSTR_PER_JIFFY 2 15 #define MCF_BUSCLK (MCF_CLK / 2) 16 #define MACHINE MACH_M5441X 17 #define FPUTYPE 0 18 #define IOMEMBASE 0xe0000000 19 #define IOMEMSIZE 0x20000000 20 21 #include <asm/m54xxacr.h> 22 23 /* 24 * Reset Controller Module. 25 */ 26 27 #define MCF_RCR 0xec090000 28 #define MCF_RSR 0xec090001 29 30 #define MCF_RCR_SWRESET 0x80 /* Software reset bit */ 31 #define MCF_RCR_FRCSTOUT 0x40 /* Force external reset */ 32 33 /* 34 * Interrupt Controller Modules. 35 */ 36 /* the 5441x have 3 interrupt controllers, each control 64 interrupts */ 37 #define MCFINT_VECBASE 64 38 #define MCFINT0_VECBASE MCFINT_VECBASE 39 #define MCFINT1_VECBASE (MCFINT0_VECBASE + 64) 40 #define MCFINT2_VECBASE (MCFINT1_VECBASE + 64) 41 42 /* interrupt controller 0 */ 43 #define MCFINTC0_SIMR 0xfc04801c 44 #define MCFINTC0_CIMR 0xfc04801d 45 #define MCFINTC0_ICR0 0xfc048040 46 /* interrupt controller 1 */ 47 #define MCFINTC1_SIMR 0xfc04c01c 48 #define MCFINTC1_CIMR 0xfc04c01d 49 #define MCFINTC1_ICR0 0xfc04c040 50 /* interrupt controller 2 */ 51 #define MCFINTC2_SIMR 0xfc05001c 52 #define MCFINTC2_CIMR 0xfc05001d 53 #define MCFINTC2_ICR0 0xfc050040 54 55 /* on interrupt controller 0 */ 56 #define MCFINT0_EPORT0 1 57 #define MCFINT0_UART0 26 58 #define MCFINT0_UART1 27 59 #define MCFINT0_UART2 28 60 #define MCFINT0_UART3 29 61 #define MCFINT0_I2C0 30 62 #define MCFINT0_DSPI0 31 63 64 #define MCFINT0_TIMER0 32 65 #define MCFINT0_TIMER1 33 66 #define MCFINT0_TIMER2 34 67 #define MCFINT0_TIMER3 35 68 69 #define MCFINT0_FECRX0 36 70 #define MCFINT0_FECTX0 40 71 #define MCFINT0_FECENTC0 42 72 73 #define MCFINT0_FECRX1 49 74 #define MCFINT0_FECTX1 53 75 #define MCFINT0_FECENTC1 55 76 77 /* on interrupt controller 1 */ 78 #define MCFINT1_FLEXCAN0_IFL 0 79 #define MCFINT1_FLEXCAN0_BOFF 1 80 #define MCFINT1_FLEXCAN0_ERR 3 81 #define MCFINT1_FLEXCAN1_IFL 4 82 #define MCFINT1_FLEXCAN1_BOFF 5 83 #define MCFINT1_FLEXCAN1_ERR 7 84 #define MCFINT1_UART4 48 85 #define MCFINT1_UART5 49 86 #define MCFINT1_UART6 50 87 #define MCFINT1_UART7 51 88 #define MCFINT1_UART8 52 89 #define MCFINT1_UART9 53 90 #define MCFINT1_DSPI1 54 91 #define MCFINT1_DSPI2 55 92 #define MCFINT1_DSPI3 56 93 #define MCFINT1_I2C1 57 94 #define MCFINT1_I2C2 58 95 #define MCFINT1_I2C3 59 96 #define MCFINT1_I2C4 60 97 #define MCFINT1_I2C5 61 98 99 /* on interrupt controller 2 */ 100 #define MCFINT2_PIT0 13 101 #define MCFINT2_PIT1 14 102 #define MCFINT2_PIT2 15 103 #define MCFINT2_PIT3 16 104 #define MCFINT2_RTC 26 105 106 /* 107 * PIT timer module. 108 */ 109 #define MCFPIT_BASE0 0xFC080000 /* Base address of TIMER0 */ 110 #define MCFPIT_BASE1 0xFC084000 /* Base address of TIMER1 */ 111 #define MCFPIT_BASE2 0xFC088000 /* Base address of TIMER2 */ 112 #define MCFPIT_BASE3 0xFC08C000 /* Base address of TIMER3 */ 113 114 115 #define MCF_IRQ_PIT1 (MCFINT2_VECBASE + MCFINT2_PIT1) 116 117 /* 118 * Power Management 119 */ 120 #define MCFPM_WCR 0xfc040013 121 #define MCFPM_PPMSR0 0xfc04002c 122 #define MCFPM_PPMCR0 0xfc04002d 123 #define MCFPM_PPMSR1 0xfc04002e 124 #define MCFPM_PPMCR1 0xfc04002f 125 #define MCFPM_PPMHR0 0xfc040030 126 #define MCFPM_PPMLR0 0xfc040034 127 #define MCFPM_PPMHR1 0xfc040038 128 #define MCFPM_PPMLR1 0xfc04003c 129 #define MCFPM_LPCR 0xec090007 130 131 /* 132 * Chip Configuration Module (CCM). 133 */ 134 #define MCF_CCM_CCR 0xec090004 135 #define MCF_CCM_RCON 0xec090008 136 #define MCF_CCM_CIR 0xec09000a 137 #define MCF_CCM_MISCCR 0xec09000e 138 #define MCF_CCM_CDRH 0xec090010 139 #define MCF_CCM_CDRL 0xec090012 140 #define MCF_CCM_UOCSR 0xec090014 141 #define MCF_CCM_UHCSR 0xec090016 142 #define MCF_CCM_MISCCR3 0xec090018 143 #define MCF_CCM_MISCCR2 0xec09001a 144 #define MCF_CCM_ADCTSR 0xec09001c 145 #define MCF_CCM_DACTSR 0xec09001e 146 #define MCF_CCM_SBFSR 0xec090020 147 #define MCF_CCM_SBFCR 0xec090022 148 #define MCF_CCM_FNACR 0xec090024 149 150 /* Bit definitions and macros for MCF_CCM_MISCCR2 */ 151 #define MCF_CCM_MISCCR2_ULPI BIT(0) 152 #define MCF_CCM_MISCCR2_FB_HALF BIT(1) 153 #define MCF_CCM_MISCCR2_ADC3_EN BIT(2) 154 #define MCF_CCM_MISCCR2_ADC7_EN BIT(3) 155 #define MCF_CCM_MISCCR2_ADC_EN BIT(4) 156 #define MCF_CCM_MISCCR2_DAC0_SEL BIT(5) 157 #define MCF_CCM_MISCCR2_DAC1_SEL BIT(6) 158 #define MCF_CCM_MISCCR2_DCC_BYP BIT(7) 159 #define MCF_CCM_MISCCR2_PLL_MODE GENMASK(10, 8) 160 #define MCF_CCM_MISCCR2_SWT_SCR BIT(12) 161 #define MCF_CCM_MISCCR2_RGPIO_HALF BIT(13) 162 #define MCF_CCM_MISCCR2_DDR2_CLK BIT(14) 163 #define MCF_CCM_MISCCR2_EXTCLK_BYP BIT(15) 164 165 /* 166 * UART module. 167 */ 168 #define MCFUART_BASE0 0xfc060000 /* Base address of UART0 */ 169 #define MCFUART_BASE1 0xfc064000 /* Base address of UART1 */ 170 #define MCFUART_BASE2 0xfc068000 /* Base address of UART2 */ 171 #define MCFUART_BASE3 0xfc06c000 /* Base address of UART3 */ 172 #define MCFUART_BASE4 0xec060000 /* Base address of UART4 */ 173 #define MCFUART_BASE5 0xec064000 /* Base address of UART5 */ 174 #define MCFUART_BASE6 0xec068000 /* Base address of UART6 */ 175 #define MCFUART_BASE7 0xec06c000 /* Base address of UART7 */ 176 #define MCFUART_BASE8 0xec070000 /* Base address of UART8 */ 177 #define MCFUART_BASE9 0xec074000 /* Base address of UART9 */ 178 179 #define MCF_IRQ_UART0 (MCFINT0_VECBASE + MCFINT0_UART0) 180 #define MCF_IRQ_UART1 (MCFINT0_VECBASE + MCFINT0_UART1) 181 #define MCF_IRQ_UART2 (MCFINT0_VECBASE + MCFINT0_UART2) 182 #define MCF_IRQ_UART3 (MCFINT0_VECBASE + MCFINT0_UART3) 183 #define MCF_IRQ_UART4 (MCFINT1_VECBASE + MCFINT1_UART4) 184 #define MCF_IRQ_UART5 (MCFINT1_VECBASE + MCFINT1_UART5) 185 #define MCF_IRQ_UART6 (MCFINT1_VECBASE + MCFINT1_UART6) 186 #define MCF_IRQ_UART7 (MCFINT1_VECBASE + MCFINT1_UART7) 187 #define MCF_IRQ_UART8 (MCFINT1_VECBASE + MCFINT1_UART8) 188 #define MCF_IRQ_UART9 (MCFINT1_VECBASE + MCFINT1_UART9) 189 /* 190 * FEC modules. 191 */ 192 #define MCFFEC_BASE0 0xfc0d4000 193 #define MCFFEC_SIZE0 0x800 194 #define MCF_IRQ_FECRX0 (MCFINT0_VECBASE + MCFINT0_FECRX0) 195 #define MCF_IRQ_FECTX0 (MCFINT0_VECBASE + MCFINT0_FECTX0) 196 #define MCF_IRQ_FECENTC0 (MCFINT0_VECBASE + MCFINT0_FECENTC0) 197 198 #define MCFFEC_BASE1 0xfc0d8000 199 #define MCFFEC_SIZE1 0x800 200 #define MCF_IRQ_FECRX1 (MCFINT0_VECBASE + MCFINT0_FECRX1) 201 #define MCF_IRQ_FECTX1 (MCFINT0_VECBASE + MCFINT0_FECTX1) 202 #define MCF_IRQ_FECENTC1 (MCFINT0_VECBASE + MCFINT0_FECENTC1) 203 /* 204 * I2C modules. 205 */ 206 #define MCFI2C_BASE0 0xfc058000 207 #define MCFI2C_SIZE0 0x20 208 #define MCFI2C_BASE1 0xfc038000 209 #define MCFI2C_SIZE1 0x20 210 #define MCFI2C_BASE2 0xec010000 211 #define MCFI2C_SIZE2 0x20 212 #define MCFI2C_BASE3 0xec014000 213 #define MCFI2C_SIZE3 0x20 214 #define MCFI2C_BASE4 0xec018000 215 #define MCFI2C_SIZE4 0x20 216 #define MCFI2C_BASE5 0xec01c000 217 #define MCFI2C_SIZE5 0x20 218 219 #define MCF_IRQ_I2C0 (MCFINT0_VECBASE + MCFINT0_I2C0) 220 #define MCF_IRQ_I2C1 (MCFINT1_VECBASE + MCFINT1_I2C1) 221 #define MCF_IRQ_I2C2 (MCFINT1_VECBASE + MCFINT1_I2C2) 222 #define MCF_IRQ_I2C3 (MCFINT1_VECBASE + MCFINT1_I2C3) 223 #define MCF_IRQ_I2C4 (MCFINT1_VECBASE + MCFINT1_I2C4) 224 #define MCF_IRQ_I2C5 (MCFINT1_VECBASE + MCFINT1_I2C5) 225 /* 226 * EPORT Module. 227 */ 228 #define MCFEPORT_EPPAR 0xfc090000 229 #define MCFEPORT_EPIER 0xfc090003 230 #define MCFEPORT_EPFR 0xfc090006 231 /* 232 * DAC Modules. 233 */ 234 #define MCFDAC_BASE0 0xfc098000 235 #define MCFDAC_BASE1 0xfc09c000 236 /* 237 * RTC Module. 238 */ 239 #define MCFRTC_BASE 0xfc0a8000 240 #define MCFRTC_SIZE (0xfc0a8840 - 0xfc0a8000) 241 #define MCF_IRQ_RTC (MCFINT2_VECBASE + MCFINT2_RTC) 242 243 /* 244 * GPIO Module. 245 */ 246 #define MCFGPIO_PODR_A 0xec094000 247 #define MCFGPIO_PODR_B 0xec094001 248 #define MCFGPIO_PODR_C 0xec094002 249 #define MCFGPIO_PODR_D 0xec094003 250 #define MCFGPIO_PODR_E 0xec094004 251 #define MCFGPIO_PODR_F 0xec094005 252 #define MCFGPIO_PODR_G 0xec094006 253 #define MCFGPIO_PODR_H 0xec094007 254 #define MCFGPIO_PODR_I 0xec094008 255 #define MCFGPIO_PODR_J 0xec094009 256 #define MCFGPIO_PODR_K 0xec09400a 257 258 #define MCFGPIO_PDDR_A 0xec09400c 259 #define MCFGPIO_PDDR_B 0xec09400d 260 #define MCFGPIO_PDDR_C 0xec09400e 261 #define MCFGPIO_PDDR_D 0xec09400f 262 #define MCFGPIO_PDDR_E 0xec094010 263 #define MCFGPIO_PDDR_F 0xec094011 264 #define MCFGPIO_PDDR_G 0xec094012 265 #define MCFGPIO_PDDR_H 0xec094013 266 #define MCFGPIO_PDDR_I 0xec094014 267 #define MCFGPIO_PDDR_J 0xec094015 268 #define MCFGPIO_PDDR_K 0xec094016 269 270 #define MCFGPIO_PPDSDR_A 0xec094018 271 #define MCFGPIO_PPDSDR_B 0xec094019 272 #define MCFGPIO_PPDSDR_C 0xec09401a 273 #define MCFGPIO_PPDSDR_D 0xec09401b 274 #define MCFGPIO_PPDSDR_E 0xec09401c 275 #define MCFGPIO_PPDSDR_F 0xec09401d 276 #define MCFGPIO_PPDSDR_G 0xec09401e 277 #define MCFGPIO_PPDSDR_H 0xec09401f 278 #define MCFGPIO_PPDSDR_I 0xec094020 279 #define MCFGPIO_PPDSDR_J 0xec094021 280 #define MCFGPIO_PPDSDR_K 0xec094022 281 282 #define MCFGPIO_PCLRR_A 0xec094024 283 #define MCFGPIO_PCLRR_B 0xec094025 284 #define MCFGPIO_PCLRR_C 0xec094026 285 #define MCFGPIO_PCLRR_D 0xec094027 286 #define MCFGPIO_PCLRR_E 0xec094028 287 #define MCFGPIO_PCLRR_F 0xec094029 288 #define MCFGPIO_PCLRR_G 0xec09402a 289 #define MCFGPIO_PCLRR_H 0xec09402b 290 #define MCFGPIO_PCLRR_I 0xec09402c 291 #define MCFGPIO_PCLRR_J 0xec09402d 292 #define MCFGPIO_PCLRR_K 0xec09402e 293 294 #define MCFGPIO_PAR_FBCTL 0xec094048 295 #define MCFGPIO_PAR_BE 0xec094049 296 #define MCFGPIO_PAR_CS 0xec09404a 297 #define MCFGPIO_PAR_CANI2C 0xec09404b 298 #define MCFGPIO_PAR_IRQ0H 0xec09404c 299 #define MCFGPIO_PAR_IRQ0L 0xec09404d 300 #define MCFGPIO_PAR_DSPIOWH 0xec09404e 301 #define MCFGPIO_PAR_DSPIOWL 0xec09404f 302 #define MCFGPIO_PAR_TIMER 0xec094050 303 #define MCFGPIO_PAR_UART2 0xec094051 304 #define MCFGPIO_PAR_UART1 0xec094052 305 #define MCFGPIO_PAR_UART0 0xec094053 306 #define MCFGPIO_PAR_SDHCH 0xec094054 307 #define MCFGPIO_PAR_SDHCL 0xec094055 308 #define MCFGPIO_PAR_SIMP0H 0xec094056 309 #define MCFGPIO_PAR_SIMP0L 0xec094057 310 #define MCFGPIO_PAR_SSI0H 0xec094058 311 #define MCFGPIO_PAR_SSI0L 0xec094059 312 #define MCFGPIO_PAR_DEBUGH1 0xec09405a 313 #define MCFGPIO_PAR_DEBUGH0 0xec09405b 314 #define MCFGPIO_PAR_DEBUGl 0xec09405c 315 #define MCFGPIO_PAR_FEC 0xec09405e 316 317 /* generalization for generic gpio support */ 318 #define MCFGPIO_PODR MCFGPIO_PODR_A 319 #define MCFGPIO_PDDR MCFGPIO_PDDR_A 320 #define MCFGPIO_PPDR MCFGPIO_PPDSDR_A 321 #define MCFGPIO_SETR MCFGPIO_PPDSDR_A 322 #define MCFGPIO_CLRR MCFGPIO_PCLRR_A 323 324 #define MCFGPIO_IRQ_MIN 17 325 #define MCFGPIO_IRQ_MAX 24 326 #define MCFGPIO_IRQ_VECBASE (MCFINT_VECBASE - MCFGPIO_IRQ_MIN) 327 #define MCFGPIO_PIN_MAX 87 328 329 /* 330 * Phase Locked Loop (PLL) 331 */ 332 #define MCF_PLL_CR 0xFC0C0000 333 #define MCF_PLL_DR 0xFC0C0004 334 #define MCF_PLL_SR 0xFC0C0008 335 336 /* 337 * DSPI module. 338 */ 339 #define MCFDSPI_BASE0 0xfc05c000 340 #define MCFDSPI_BASE1 0xfC03c000 341 #define MCF_IRQ_DSPI0 (MCFINT0_VECBASE + MCFINT0_DSPI0) 342 #define MCF_IRQ_DSPI1 (MCFINT1_VECBASE + MCFINT1_DSPI1) 343 /* 344 * eDMA module. 345 */ 346 #define MCFEDMA_BASE 0xfc044000 347 #define MCFEDMA_SIZE 0x4000 348 #define MCFINT0_EDMA_INTR0 8 349 #define MCFINT0_EDMA_ERR 24 350 #define MCFEDMA_EDMA_INTR16 8 351 #define MCFEDMA_EDMA_INTR56 0 352 #define MCFEDMA_IRQ_INTR0 (MCFINT0_VECBASE + MCFINT0_EDMA_INTR0) 353 #define MCFEDMA_IRQ_INTR16 (MCFINT1_VECBASE + MCFEDMA_EDMA_INTR16) 354 #define MCFEDMA_IRQ_INTR56 (MCFINT2_VECBASE + MCFEDMA_EDMA_INTR56) 355 #define MCFEDMA_IRQ_ERR (MCFINT0_VECBASE + MCFINT0_EDMA_ERR) 356 /* 357 * esdhc module. 358 */ 359 #define MCFSDHC_BASE 0xfc0cc000 360 #define MCFSDHC_SIZE 256 361 #define MCFINT2_SDHC 31 362 #define MCF_IRQ_SDHC (MCFINT2_VECBASE + MCFINT2_SDHC) 363 #define MCFSDHC_CLK (MCFSDHC_BASE + 0x2c) 364 365 /* 366 * Flexcan module 367 */ 368 #define MCFFLEXCAN_BASE0 0xfc020000 369 #define MCFFLEXCAN_BASE1 0xfc024000 370 #define MCFFLEXCAN_SIZE 0x4000 371 #define MCF_IRQ_IFL0 (MCFINT1_VECBASE + MCFINT1_FLEXCAN0_IFL) 372 #define MCF_IRQ_BOFF0 (MCFINT1_VECBASE + MCFINT1_FLEXCAN0_BOFF) 373 #define MCF_IRQ_ERR0 (MCFINT1_VECBASE + MCFINT1_FLEXCAN0_ERR) 374 #define MCF_IRQ_IFL1 (MCFINT1_VECBASE + MCFINT1_FLEXCAN1_IFL) 375 #define MCF_IRQ_BOFF1 (MCFINT1_VECBASE + MCFINT1_FLEXCAN1_BOFF) 376 #define MCF_IRQ_ERR1 (MCFINT1_VECBASE + MCFINT1_FLEXCAN1_ERR) 377 378 #endif /* m5441xsim_h */ 379