1 /* SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause) */ 2 /* 3 * Copyright (C) 2024 Igor Belwon <igor.belwon@mentallysanemainliners.org> 4 * 5 * Device Tree binding constants for Exynos990 clock controller. 6 */ 7 8 #ifndef _DT_BINDINGS_CLOCK_EXYNOS_990_H 9 #define _DT_BINDINGS_CLOCK_EXYNOS_990_H 10 11 /* CMU_TOP */ 12 #define CLK_FOUT_SHARED0_PLL 1 13 #define CLK_FOUT_SHARED1_PLL 2 14 #define CLK_FOUT_SHARED2_PLL 3 15 #define CLK_FOUT_SHARED3_PLL 4 16 #define CLK_FOUT_SHARED4_PLL 5 17 #define CLK_FOUT_G3D_PLL 6 18 #define CLK_FOUT_MMC_PLL 7 19 #define CLK_MOUT_PLL_SHARED0 8 20 #define CLK_MOUT_PLL_SHARED1 9 21 #define CLK_MOUT_PLL_SHARED2 10 22 #define CLK_MOUT_PLL_SHARED3 11 23 #define CLK_MOUT_PLL_SHARED4 12 24 #define CLK_MOUT_PLL_MMC 13 25 #define CLK_MOUT_PLL_G3D 14 26 #define CLK_MOUT_CMU_APM_BUS 15 27 #define CLK_MOUT_CMU_AUD_CPU 16 28 #define CLK_MOUT_CMU_BUS0_BUS 17 29 #define CLK_MOUT_CMU_BUS1_BUS 18 30 #define CLK_MOUT_CMU_BUS1_SSS 19 31 #define CLK_MOUT_CMU_CIS_CLK0 20 32 #define CLK_MOUT_CMU_CIS_CLK1 21 33 #define CLK_MOUT_CMU_CIS_CLK2 22 34 #define CLK_MOUT_CMU_CIS_CLK3 23 35 #define CLK_MOUT_CMU_CIS_CLK4 24 36 #define CLK_MOUT_CMU_CIS_CLK5 25 37 #define CLK_MOUT_CMU_CMU_BOOST 26 38 #define CLK_MOUT_CMU_CORE_BUS 27 39 #define CLK_MOUT_CMU_CPUCL0_DBG_BUS 28 40 #define CLK_MOUT_CMU_CPUCL0_SWITCH 29 41 #define CLK_MOUT_CMU_CPUCL1_SWITCH 30 42 #define CLK_MOUT_CMU_CPUCL2_BUSP 31 43 #define CLK_MOUT_CMU_CPUCL2_SWITCH 32 44 #define CLK_MOUT_CMU_CSIS_BUS 33 45 #define CLK_MOUT_CMU_CSIS_OIS_MCU 34 46 #define CLK_MOUT_CMU_DNC_BUS 35 47 #define CLK_MOUT_CMU_DNC_BUSM 36 48 #define CLK_MOUT_CMU_DNS_BUS 37 49 #define CLK_MOUT_CMU_DPU 38 50 #define CLK_MOUT_CMU_DPU_ALT 39 51 #define CLK_MOUT_CMU_DSP_BUS 40 52 #define CLK_MOUT_CMU_G2D_G2D 41 53 #define CLK_MOUT_CMU_G2D_MSCL 42 54 #define CLK_MOUT_CMU_HPM 43 55 #define CLK_MOUT_CMU_HSI0_BUS 44 56 #define CLK_MOUT_CMU_HSI0_DPGTC 45 57 #define CLK_MOUT_CMU_HSI0_USB31DRD 46 58 #define CLK_MOUT_CMU_HSI0_USBDP_DEBUG 47 59 #define CLK_MOUT_CMU_HSI1_BUS 48 60 #define CLK_MOUT_CMU_HSI1_MMC_CARD 49 61 #define CLK_MOUT_CMU_HSI1_PCIE 50 62 #define CLK_MOUT_CMU_HSI1_UFS_CARD 51 63 #define CLK_MOUT_CMU_HSI1_UFS_EMBD 52 64 #define CLK_MOUT_CMU_HSI2_BUS 53 65 #define CLK_MOUT_CMU_HSI2_PCIE 54 66 #define CLK_MOUT_CMU_IPP_BUS 55 67 #define CLK_MOUT_CMU_ITP_BUS 56 68 #define CLK_MOUT_CMU_MCSC_BUS 57 69 #define CLK_MOUT_CMU_MCSC_GDC 58 70 #define CLK_MOUT_CMU_CMU_BOOST_CPU 59 71 #define CLK_MOUT_CMU_MFC0_MFC0 60 72 #define CLK_MOUT_CMU_MFC0_WFD 61 73 #define CLK_MOUT_CMU_MIF_BUSP 62 74 #define CLK_MOUT_CMU_MIF_SWITCH 63 75 #define CLK_MOUT_CMU_NPU_BUS 64 76 #define CLK_MOUT_CMU_PERIC0_BUS 65 77 #define CLK_MOUT_CMU_PERIC0_IP 66 78 #define CLK_MOUT_CMU_PERIC1_BUS 67 79 #define CLK_MOUT_CMU_PERIC1_IP 68 80 #define CLK_MOUT_CMU_PERIS_BUS 69 81 #define CLK_MOUT_CMU_SSP_BUS 70 82 #define CLK_MOUT_CMU_TNR_BUS 71 83 #define CLK_MOUT_CMU_VRA_BUS 72 84 #define CLK_DOUT_CMU_APM_BUS 73 85 #define CLK_DOUT_CMU_AUD_CPU 74 86 #define CLK_DOUT_CMU_BUS0_BUS 75 87 #define CLK_DOUT_CMU_BUS1_BUS 76 88 #define CLK_DOUT_CMU_BUS1_SSS 77 89 #define CLK_DOUT_CMU_CIS_CLK0 78 90 #define CLK_DOUT_CMU_CIS_CLK1 79 91 #define CLK_DOUT_CMU_CIS_CLK2 80 92 #define CLK_DOUT_CMU_CIS_CLK3 81 93 #define CLK_DOUT_CMU_CIS_CLK4 82 94 #define CLK_DOUT_CMU_CIS_CLK5 83 95 #define CLK_DOUT_CMU_CMU_BOOST 84 96 #define CLK_DOUT_CMU_CORE_BUS 85 97 #define CLK_DOUT_CMU_CPUCL0_DBG_BUS 86 98 #define CLK_DOUT_CMU_CPUCL0_SWITCH 87 99 #define CLK_DOUT_CMU_CPUCL1_SWITCH 88 100 #define CLK_DOUT_CMU_CPUCL2_BUSP 89 101 #define CLK_DOUT_CMU_CPUCL2_SWITCH 90 102 #define CLK_DOUT_CMU_CSIS_BUS 91 103 #define CLK_DOUT_CMU_CSIS_OIS_MCU 92 104 #define CLK_DOUT_CMU_DNC_BUS 93 105 #define CLK_DOUT_CMU_DNC_BUSM 94 106 #define CLK_DOUT_CMU_DNS_BUS 95 107 #define CLK_DOUT_CMU_DSP_BUS 96 108 #define CLK_DOUT_CMU_G2D_G2D 97 109 #define CLK_DOUT_CMU_G2D_MSCL 98 110 #define CLK_DOUT_CMU_G3D_SWITCH 99 111 #define CLK_DOUT_CMU_HPM 100 112 #define CLK_DOUT_CMU_HSI0_BUS 101 113 #define CLK_DOUT_CMU_HSI0_DPGTC 102 114 #define CLK_DOUT_CMU_HSI0_USB31DRD 103 115 #define CLK_DOUT_CMU_HSI0_USBDP_DEBUG 104 116 #define CLK_DOUT_CMU_HSI1_BUS 105 117 #define CLK_DOUT_CMU_HSI1_MMC_CARD 106 118 #define CLK_DOUT_CMU_HSI1_PCIE 107 119 #define CLK_DOUT_CMU_HSI1_UFS_CARD 108 120 #define CLK_DOUT_CMU_HSI1_UFS_EMBD 109 121 #define CLK_DOUT_CMU_HSI2_BUS 110 122 #define CLK_DOUT_CMU_HSI2_PCIE 111 123 #define CLK_DOUT_CMU_IPP_BUS 112 124 #define CLK_DOUT_CMU_ITP_BUS 113 125 #define CLK_DOUT_CMU_MCSC_BUS 114 126 #define CLK_DOUT_CMU_MCSC_GDC 115 127 #define CLK_DOUT_CMU_CMU_BOOST_CPU 116 128 #define CLK_DOUT_CMU_MFC0_MFC0 117 129 #define CLK_DOUT_CMU_MFC0_WFD 118 130 #define CLK_DOUT_CMU_MIF_BUSP 119 131 #define CLK_DOUT_CMU_NPU_BUS 120 132 #define CLK_DOUT_CMU_OTP 121 133 #define CLK_DOUT_CMU_PERIC0_BUS 122 134 #define CLK_DOUT_CMU_PERIC0_IP 123 135 #define CLK_DOUT_CMU_PERIC1_BUS 124 136 #define CLK_DOUT_CMU_PERIC1_IP 125 137 #define CLK_DOUT_CMU_PERIS_BUS 126 138 #define CLK_DOUT_CMU_SSP_BUS 127 139 #define CLK_DOUT_CMU_TNR_BUS 128 140 #define CLK_DOUT_CMU_VRA_BUS 129 141 #define CLK_DOUT_CMU_DPU 130 142 #define CLK_DOUT_CMU_DPU_ALT 131 143 #define CLK_DOUT_CMU_SHARED0_DIV2 132 144 #define CLK_DOUT_CMU_SHARED0_DIV3 133 145 #define CLK_DOUT_CMU_SHARED0_DIV4 134 146 #define CLK_DOUT_CMU_SHARED1_DIV2 135 147 #define CLK_DOUT_CMU_SHARED1_DIV3 136 148 #define CLK_DOUT_CMU_SHARED1_DIV4 137 149 #define CLK_DOUT_CMU_SHARED2_DIV2 138 150 #define CLK_DOUT_CMU_SHARED4_DIV2 139 151 #define CLK_DOUT_CMU_SHARED4_DIV3 140 152 #define CLK_DOUT_CMU_SHARED4_DIV4 141 153 #define CLK_GOUT_CMU_G3D_BUS 142 154 #define CLK_GOUT_CMU_MIF_SWITCH 143 155 #define CLK_GOUT_CMU_APM_BUS 144 156 #define CLK_GOUT_CMU_AUD_CPU 145 157 #define CLK_GOUT_CMU_BUS0_BUS 146 158 #define CLK_GOUT_CMU_BUS1_BUS 147 159 #define CLK_GOUT_CMU_BUS1_SSS 148 160 #define CLK_GOUT_CMU_CIS_CLK0 149 161 #define CLK_GOUT_CMU_CIS_CLK1 150 162 #define CLK_GOUT_CMU_CIS_CLK2 151 163 #define CLK_GOUT_CMU_CIS_CLK3 152 164 #define CLK_GOUT_CMU_CIS_CLK4 153 165 #define CLK_GOUT_CMU_CIS_CLK5 154 166 #define CLK_GOUT_CMU_CORE_BUS 155 167 #define CLK_GOUT_CMU_CPUCL0_DBG_BUS 156 168 #define CLK_GOUT_CMU_CPUCL0_SWITCH 157 169 #define CLK_GOUT_CMU_CPUCL1_SWITCH 158 170 #define CLK_GOUT_CMU_CPUCL2_BUSP 159 171 #define CLK_GOUT_CMU_CPUCL2_SWITCH 160 172 #define CLK_GOUT_CMU_CSIS_BUS 161 173 #define CLK_GOUT_CMU_CSIS_OIS_MCU 162 174 #define CLK_GOUT_CMU_DNC_BUS 163 175 #define CLK_GOUT_CMU_DNC_BUSM 164 176 #define CLK_GOUT_CMU_DNS_BUS 165 177 #define CLK_GOUT_CMU_DPU 166 178 #define CLK_GOUT_CMU_DPU_BUS 167 179 #define CLK_GOUT_CMU_DSP_BUS 168 180 #define CLK_GOUT_CMU_G2D_G2D 169 181 #define CLK_GOUT_CMU_G2D_MSCL 170 182 #define CLK_GOUT_CMU_G3D_SWITCH 171 183 #define CLK_GOUT_CMU_HPM 172 184 #define CLK_GOUT_CMU_HSI0_BUS 173 185 #define CLK_GOUT_CMU_HSI0_DPGTC 174 186 #define CLK_GOUT_CMU_HSI0_USB31DRD 175 187 #define CLK_GOUT_CMU_HSI0_USBDP_DEBUG 176 188 #define CLK_GOUT_CMU_HSI1_BUS 177 189 #define CLK_GOUT_CMU_HSI1_MMC_CARD 178 190 #define CLK_GOUT_CMU_HSI1_PCIE 179 191 #define CLK_GOUT_CMU_HSI1_UFS_CARD 180 192 #define CLK_GOUT_CMU_HSI1_UFS_EMBD 181 193 #define CLK_GOUT_CMU_HSI2_BUS 182 194 #define CLK_GOUT_CMU_HSI2_PCIE 183 195 #define CLK_GOUT_CMU_IPP_BUS 184 196 #define CLK_GOUT_CMU_ITP_BUS 185 197 #define CLK_GOUT_CMU_MCSC_BUS 186 198 #define CLK_GOUT_CMU_MCSC_GDC 187 199 #define CLK_GOUT_CMU_MFC0_MFC0 188 200 #define CLK_GOUT_CMU_MFC0_WFD 189 201 #define CLK_GOUT_CMU_MIF_BUSP 190 202 #define CLK_GOUT_CMU_NPU_BUS 191 203 #define CLK_GOUT_CMU_PERIC0_BUS 192 204 #define CLK_GOUT_CMU_PERIC0_IP 193 205 #define CLK_GOUT_CMU_PERIC1_BUS 194 206 #define CLK_GOUT_CMU_PERIC1_IP 195 207 #define CLK_GOUT_CMU_PERIS_BUS 196 208 #define CLK_GOUT_CMU_SSP_BUS 197 209 #define CLK_GOUT_CMU_TNR_BUS 198 210 #define CLK_GOUT_CMU_VRA_BUS 199 211 #define CLK_MOUT_CMU_CMUREF 200 212 #define CLK_MOUT_CMU_DPU_BUS 201 213 #define CLK_MOUT_CMU_CLK_CMUREF 202 214 #define CLK_DOUT_CMU_CLK_CMUREF 203 215 216 /* CMU_HSI0 */ 217 #define CLK_MOUT_HSI0_BUS_USER 1 218 #define CLK_MOUT_HSI0_USB31DRD_USER 2 219 #define CLK_MOUT_HSI0_USBDP_DEBUG_USER 3 220 #define CLK_MOUT_HSI0_DPGTC_USER 4 221 #define CLK_GOUT_HSI0_DP_LINK_DP_GTC_CLK 5 222 #define CLK_GOUT_HSI0_DP_LINK_PCLK 6 223 #define CLK_GOUT_HSI0_D_TZPC_HSI0_PCLK 7 224 #define CLK_GOUT_HSI0_LHM_AXI_P_HSI0_CLK 8 225 #define CLK_GOUT_HSI0_PPMU_HSI0_BUS1_ACLK 9 226 #define CLK_GOUT_HSI0_PPMU_HSI0_BUS1_PCLK 10 227 #define CLK_GOUT_HSI0_CLK_HSI0_BUS_CLK 11 228 #define CLK_GOUT_HSI0_SYSMMU_USB_CLK_S2 12 229 #define CLK_GOUT_HSI0_SYSREG_HSI0_PCLK 13 230 #define CLK_GOUT_HSI0_USB31DRD_ACLK_PHYCTRL 14 231 #define CLK_GOUT_HSI0_USB31DRD_BUS_CLK_EARLY 15 232 #define CLK_GOUT_HSI0_USB31DRD_USB31DRD_REF_CLK_40 16 233 #define CLK_GOUT_HSI0_USB31DRD_USBDPPHY_REF_SOC_PLL 17 234 #define CLK_GOUT_HSI0_USB31DRD_USBDPPHY_SCL_APB 18 235 #define CLK_GOUT_HSI0_USB31DRD_USBPCS_APB_CLK 19 236 #define CLK_GOUT_HSI0_VGEN_LITE_HSI0_CLK 20 237 #define CLK_GOUT_HSI0_CMU_HSI0_PCLK 21 238 #define CLK_GOUT_HSI0_XIU_D_HSI0_ACLK 22 239 #define CLK_GOUT_HSI0_LHS_ACEL_D_HSI0_CLK 23 240 241 /* CMU_PERIC0 */ 242 #define CLK_MOUT_PERIC0_BUS_USER 1 243 #define CLK_MOUT_PERIC0_UART_DBG 2 244 #define CLK_MOUT_PERIC0_USI00_USI_USER 3 245 #define CLK_MOUT_PERIC0_USI01_USI_USER 4 246 #define CLK_MOUT_PERIC0_USI02_USI_USER 5 247 #define CLK_MOUT_PERIC0_USI03_USI_USER 6 248 #define CLK_MOUT_PERIC0_USI04_USI_USER 7 249 #define CLK_MOUT_PERIC0_USI05_USI_USER 8 250 #define CLK_MOUT_PERIC0_USI13_USI_USER 9 251 #define CLK_MOUT_PERIC0_USI14_USI_USER 10 252 #define CLK_MOUT_PERIC0_USI15_USI_USER 11 253 #define CLK_MOUT_PERIC0_USI_I2C_USER 12 254 #define CLK_DOUT_PERIC0_UART_DBG 13 255 #define CLK_DOUT_PERIC0_USI00_USI 14 256 #define CLK_DOUT_PERIC0_USI01_USI 15 257 #define CLK_DOUT_PERIC0_USI02_USI 16 258 #define CLK_DOUT_PERIC0_USI03_USI 17 259 #define CLK_DOUT_PERIC0_USI04_USI 18 260 #define CLK_DOUT_PERIC0_USI05_USI 19 261 #define CLK_DOUT_PERIC0_USI13_USI 20 262 #define CLK_DOUT_PERIC0_USI14_USI 21 263 #define CLK_DOUT_PERIC0_USI15_USI 22 264 #define CLK_DOUT_PERIC0_USI_I2C 23 265 #define CLK_GOUT_PERIC0_CMU_PCLK 24 266 #define CLK_GOUT_PERIC0_OSCCLK_CLK 25 267 #define CLK_GOUT_PERIC0_D_TZPC_PCLK 26 268 #define CLK_GOUT_PERIC0_GPIO_PCLK 27 269 #define CLK_GOUT_PERIC0_LHM_AXI_P_CLK 28 270 #define CLK_GOUT_PERIC0_TOP0_IPCLK_10 29 271 #define CLK_GOUT_PERIC0_TOP0_IPCLK_11 30 272 #define CLK_GOUT_PERIC0_TOP0_IPCLK_12 31 273 #define CLK_GOUT_PERIC0_TOP0_IPCLK_13 32 274 #define CLK_GOUT_PERIC0_TOP0_IPCLK_14 33 275 #define CLK_GOUT_PERIC0_TOP0_IPCLK_15 34 276 #define CLK_GOUT_PERIC0_TOP0_IPCLK_4 35 277 #define CLK_GOUT_PERIC0_TOP0_IPCLK_5 36 278 #define CLK_GOUT_PERIC0_TOP0_IPCLK_6 37 279 #define CLK_GOUT_PERIC0_TOP0_IPCLK_7 38 280 #define CLK_GOUT_PERIC0_TOP0_IPCLK_8 39 281 #define CLK_GOUT_PERIC0_TOP0_IPCLK_9 40 282 #define CLK_GOUT_PERIC0_TOP0_PCLK_10 41 283 #define CLK_GOUT_PERIC0_TOP0_PCLK_11 42 284 #define CLK_GOUT_PERIC0_TOP0_PCLK_12 43 285 #define CLK_GOUT_PERIC0_TOP0_PCLK_13 44 286 #define CLK_GOUT_PERIC0_TOP0_PCLK_14 45 287 #define CLK_GOUT_PERIC0_TOP0_PCLK_15 46 288 #define CLK_GOUT_PERIC0_TOP0_PCLK_4 47 289 #define CLK_GOUT_PERIC0_TOP0_PCLK_5 48 290 #define CLK_GOUT_PERIC0_TOP0_PCLK_6 49 291 #define CLK_GOUT_PERIC0_TOP0_PCLK_7 50 292 #define CLK_GOUT_PERIC0_TOP0_PCLK_8 51 293 #define CLK_GOUT_PERIC0_TOP0_PCLK_9 52 294 #define CLK_GOUT_PERIC0_TOP1_IPCLK_0 53 295 #define CLK_GOUT_PERIC0_TOP1_IPCLK_3 54 296 #define CLK_GOUT_PERIC0_TOP1_IPCLK_4 55 297 #define CLK_GOUT_PERIC0_TOP1_IPCLK_5 56 298 #define CLK_GOUT_PERIC0_TOP1_IPCLK_6 57 299 #define CLK_GOUT_PERIC0_TOP1_IPCLK_7 58 300 #define CLK_GOUT_PERIC0_TOP1_IPCLK_8 59 301 #define CLK_GOUT_PERIC0_TOP1_PCLK_0 60 302 #define CLK_GOUT_PERIC0_TOP1_PCLK_15 61 303 #define CLK_GOUT_PERIC0_TOP1_PCLK_3 62 304 #define CLK_GOUT_PERIC0_TOP1_PCLK_4 63 305 #define CLK_GOUT_PERIC0_TOP1_PCLK_5 64 306 #define CLK_GOUT_PERIC0_TOP1_PCLK_6 65 307 #define CLK_GOUT_PERIC0_TOP1_PCLK_7 66 308 #define CLK_GOUT_PERIC0_TOP1_PCLK_8 67 309 #define CLK_GOUT_PERIC0_BUSP_CLK 68 310 #define CLK_GOUT_PERIC0_UART_DBG_CLK 69 311 #define CLK_GOUT_PERIC0_USI00_USI_CLK 70 312 #define CLK_GOUT_PERIC0_USI01_USI_CLK 71 313 #define CLK_GOUT_PERIC0_USI02_USI_CLK 72 314 #define CLK_GOUT_PERIC0_USI03_USI_CLK 73 315 #define CLK_GOUT_PERIC0_USI04_USI_CLK 74 316 #define CLK_GOUT_PERIC0_USI05_USI_CLK 75 317 #define CLK_GOUT_PERIC0_USI13_USI_CLK 76 318 #define CLK_GOUT_PERIC0_USI14_USI_CLK 77 319 #define CLK_GOUT_PERIC0_USI15_USI_CLK 78 320 #define CLK_GOUT_PERIC0_USI_I2C_CLK 79 321 #define CLK_GOUT_PERIC0_SYSREG_PCLK 80 322 323 /* CMU_PERIC1 */ 324 #define CLK_MOUT_PERIC1_BUS_USER 1 325 #define CLK_MOUT_PERIC1_UART_BT_USER 2 326 #define CLK_MOUT_PERIC1_USI06_USI_USER 3 327 #define CLK_MOUT_PERIC1_USI07_USI_USER 4 328 #define CLK_MOUT_PERIC1_USI08_USI_USER 5 329 #define CLK_MOUT_PERIC1_USI09_USI_USER 6 330 #define CLK_MOUT_PERIC1_USI10_USI_USER 7 331 #define CLK_MOUT_PERIC1_USI11_USI_USER 8 332 #define CLK_MOUT_PERIC1_USI12_USI_USER 9 333 #define CLK_MOUT_PERIC1_USI18_USI_USER 10 334 #define CLK_MOUT_PERIC1_USI16_USI_USER 11 335 #define CLK_MOUT_PERIC1_USI17_USI_USER 12 336 #define CLK_MOUT_PERIC1_USI_I2C_USER 13 337 #define CLK_DOUT_PERIC1_UART_BT 14 338 #define CLK_DOUT_PERIC1_USI06_USI 15 339 #define CLK_DOUT_PERIC1_USI07_USI 16 340 #define CLK_DOUT_PERIC1_USI08_USI 17 341 #define CLK_DOUT_PERIC1_USI18_USI 18 342 #define CLK_DOUT_PERIC1_USI12_USI 19 343 #define CLK_DOUT_PERIC1_USI09_USI 20 344 #define CLK_DOUT_PERIC1_USI10_USI 21 345 #define CLK_DOUT_PERIC1_USI11_USI 22 346 #define CLK_DOUT_PERIC1_USI16_USI 23 347 #define CLK_DOUT_PERIC1_USI17_USI 24 348 #define CLK_DOUT_PERIC1_USI_I2C 25 349 #define CLK_GOUT_PERIC1_CMU_PCLK 26 350 #define CLK_GOUT_PERIC1_UART_BT_CLK 27 351 #define CLK_GOUT_PERIC1_USI12_USI_CLK 28 352 #define CLK_GOUT_PERIC1_USI18_USI_CLK 29 353 #define CLK_GOUT_PERIC1_D_TZPC_PCLK 30 354 #define CLK_GOUT_PERIC1_GPIO_PCLK 31 355 #define CLK_GOUT_PERIC1_LHM_AXI_P_CSIS_CLK 32 356 #define CLK_GOUT_PERIC1_LHM_AXI_P_CLK 33 357 #define CLK_GOUT_PERIC1_TOP0_IPCLK_10 34 358 #define CLK_GOUT_PERIC1_TOP0_IPCLK_11 35 359 #define CLK_GOUT_PERIC1_TOP0_IPCLK_12 36 360 #define CLK_GOUT_PERIC1_TOP0_IPCLK_13 37 361 #define CLK_GOUT_PERIC1_TOP0_IPCLK_14 38 362 #define CLK_GOUT_PERIC1_TOP0_IPCLK_15 39 363 #define CLK_GOUT_PERIC1_TOP0_IPCLK_4 40 364 #define CLK_GOUT_PERIC1_TOP0_PCLK_10 41 365 #define CLK_GOUT_PERIC1_TOP0_PCLK_11 42 366 #define CLK_GOUT_PERIC1_TOP0_PCLK_12 43 367 #define CLK_GOUT_PERIC1_TOP0_PCLK_13 44 368 #define CLK_GOUT_PERIC1_TOP0_PCLK_14 45 369 #define CLK_GOUT_PERIC1_TOP0_PCLK_15 46 370 #define CLK_GOUT_PERIC1_TOP0_PCLK_4 47 371 #define CLK_GOUT_PERIC1_TOP1_IPCLK_0 48 372 #define CLK_GOUT_PERIC1_TOP1_IPCLK_1 49 373 #define CLK_GOUT_PERIC1_TOP1_IPCLK_10 50 374 #define CLK_GOUT_PERIC1_TOP1_IPCLK_12 51 375 #define CLK_GOUT_PERIC1_TOP1_IPCLK_13 52 376 #define CLK_GOUT_PERIC1_TOP1_IPCLK_14 53 377 #define CLK_GOUT_PERIC1_TOP1_IPCLK_15 54 378 #define CLK_GOUT_PERIC1_TOP1_IPCLK_2 55 379 #define CLK_GOUT_PERIC1_TOP1_IPCLK_3 56 380 #define CLK_GOUT_PERIC1_TOP1_IPCLK_4 57 381 #define CLK_GOUT_PERIC1_TOP1_IPCLK_5 58 382 #define CLK_GOUT_PERIC1_TOP1_IPCLK_6 59 383 #define CLK_GOUT_PERIC1_TOP1_IPCLK_7 60 384 #define CLK_GOUT_PERIC1_TOP1_IPCLK_9 61 385 #define CLK_GOUT_PERIC1_TOP1_PCLK_0 62 386 #define CLK_GOUT_PERIC1_TOP1_PCLK_1 63 387 #define CLK_GOUT_PERIC1_TOP1_PCLK_10 64 388 #define CLK_GOUT_PERIC1_TOP1_PCLK_12 65 389 #define CLK_GOUT_PERIC1_TOP1_PCLK_13 66 390 #define CLK_GOUT_PERIC1_TOP1_PCLK_14 67 391 #define CLK_GOUT_PERIC1_TOP1_PCLK_15 68 392 #define CLK_GOUT_PERIC1_TOP1_PCLK_2 69 393 #define CLK_GOUT_PERIC1_TOP1_PCLK_3 70 394 #define CLK_GOUT_PERIC1_TOP1_PCLK_4 71 395 #define CLK_GOUT_PERIC1_TOP1_PCLK_5 72 396 #define CLK_GOUT_PERIC1_TOP1_PCLK_6 73 397 #define CLK_GOUT_PERIC1_TOP1_PCLK_7 74 398 #define CLK_GOUT_PERIC1_TOP1_PCLK_9 75 399 #define CLK_GOUT_PERIC1_BUSP_CLK 76 400 #define CLK_GOUT_PERIC1_OSCCLK_CLK 77 401 #define CLK_GOUT_PERIC1_USI06_USI_CLK 78 402 #define CLK_GOUT_PERIC1_USI07_USI_CLK 79 403 #define CLK_GOUT_PERIC1_USI08_USI_CLK 80 404 #define CLK_GOUT_PERIC1_USI09_USI_CLK 81 405 #define CLK_GOUT_PERIC1_USI10_USI_CLK 82 406 #define CLK_GOUT_PERIC1_USI11_USI_CLK 83 407 #define CLK_GOUT_PERIC1_USI16_USI_CLK 84 408 #define CLK_GOUT_PERIC1_USI17_USI_CLK 85 409 #define CLK_GOUT_PERIC1_USI_I2C_CLK 86 410 #define CLK_GOUT_PERIC1_SYSREG_PCLK 87 411 #define CLK_GOUT_PERIC1_USI16_I3C_PCLK 88 412 #define CLK_GOUT_PERIC1_USI16_I3C_SCLK 89 413 #define CLK_GOUT_PERIC1_USI17_I3C_PCLK 90 414 #define CLK_GOUT_PERIC1_USI17_I3C_SCLK 91 415 #define CLK_GOUT_PERIC1_XIU_P_ACLK 92 416 417 /* CMU_PERIS */ 418 #define CLK_MOUT_PERIS_BUS_USER 1 419 #define CLK_MOUT_PERIS_CLK_PERIS_GIC 2 420 #define CLK_GOUT_PERIS_SYSREG_PERIS_PCLK 3 421 #define CLK_GOUT_PERIS_WDT_CLUSTER2_PCLK 4 422 #define CLK_GOUT_PERIS_WDT_CLUSTER0_PCLK 5 423 #define CLK_CLK_PERIS_PERIS_CMU_PERIS_PCLK 6 424 #define CLK_GOUT_PERIS_CLK_PERIS_BUSP_CLK 7 425 #define CLK_GOUT_PERIS_CLK_PERIS_OSCCLK_CLK 8 426 #define CLK_GOUT_PERIS_CLK_PERIS_GIC_CLK 9 427 #define CLK_GOUT_PERIS_AD_AXI_P_PERIS_ACLKM 10 428 #define CLK_GOUT_PERIS_OTP_CON_BIRA_PCLK 11 429 #define CLK_GOUT_PERIS_GIC_CLK 12 430 #define CLK_GOUT_PERIS_LHM_AXI_P_PERIS_CLK 13 431 #define CLK_GOUT_PERIS_MCT_PCLK 14 432 #define CLK_GOUT_PERIS_OTP_CON_TOP_PCLK 15 433 #define CLK_GOUT_PERIS_D_TZPC_PERIS_PCLK 16 434 #define CLK_GOUT_PERIS_TMU_TOP_PCLK 17 435 #define CLK_GOUT_PERIS_OTP_CON_BIRA_OSCCLK 18 436 #define CLK_GOUT_PERIS_OTP_CON_TOP_OSCCLK 19 437 438 #endif 439