Lines Matching +full:0 +full:x000fc000
26 #define FSL_IFC_VERSION_MASK 0x0F0F0000
27 #define FSL_IFC_VERSION_1_0_0 0x01000000
28 #define FSL_IFC_VERSION_1_1_0 0x01010000
29 #define FSL_IFC_VERSION_2_0_0 0x02000000
37 #define CSPR_BA 0xFFFF0000
39 #define CSPR_PORT_SIZE 0x00000180
42 #define CSPR_PORT_SIZE_8 0x00000080
44 #define CSPR_PORT_SIZE_16 0x00000100
46 #define CSPR_PORT_SIZE_32 0x00000180
48 #define CSPR_WP 0x00000040
51 #define CSPR_MSEL 0x00000006
54 #define CSPR_MSEL_NOR 0x00000000
56 #define CSPR_MSEL_NAND 0x00000002
58 #define CSPR_MSEL_GPCM 0x00000004
60 #define CSPR_V 0x00000001
61 #define CSPR_V_SHIFT 0
66 #define IFC_AMASK_MASK 0xFFFF0000
75 #define CSOR_NAND_ECC_ENC_EN 0x80000000
76 #define CSOR_NAND_ECC_MODE_MASK 0x30000000
78 #define CSOR_NAND_ECC_MODE_4 0x00000000
80 #define CSOR_NAND_ECC_MODE_8 0x10000000
82 #define CSOR_NAND_ECC_DEC_EN 0x04000000
84 #define CSOR_NAND_RAL_MASK 0x01800000
86 #define CSOR_NAND_RAL_1 0x00000000
87 #define CSOR_NAND_RAL_2 0x00800000
88 #define CSOR_NAND_RAL_3 0x01000000
89 #define CSOR_NAND_RAL_4 0x01800000
91 #define CSOR_NAND_PGS_MASK 0x00180000
93 #define CSOR_NAND_PGS_512 0x00000000
94 #define CSOR_NAND_PGS_2K 0x00080000
95 #define CSOR_NAND_PGS_4K 0x00100000
96 #define CSOR_NAND_PGS_8K 0x00180000
98 #define CSOR_NAND_SPRZ_MASK 0x0000E000
100 #define CSOR_NAND_SPRZ_16 0x00000000
101 #define CSOR_NAND_SPRZ_64 0x00002000
102 #define CSOR_NAND_SPRZ_128 0x00004000
103 #define CSOR_NAND_SPRZ_210 0x00006000
104 #define CSOR_NAND_SPRZ_218 0x00008000
105 #define CSOR_NAND_SPRZ_224 0x0000A000
106 #define CSOR_NAND_SPRZ_CSOR_EXT 0x0000C000
108 #define CSOR_NAND_PB_MASK 0x00000700
112 #define CSOR_NAND_TRHZ_MASK 0x0000001C
114 #define CSOR_NAND_TRHZ_20 0x00000000
115 #define CSOR_NAND_TRHZ_40 0x00000004
116 #define CSOR_NAND_TRHZ_60 0x00000008
117 #define CSOR_NAND_TRHZ_80 0x0000000C
118 #define CSOR_NAND_TRHZ_100 0x00000010
120 #define CSOR_NAND_BCTLD 0x00000001
126 #define CSOR_NOR_ADM_SHFT_MODE_EN 0x80000000
128 #define CSOR_NOR_PGRD_EN 0x10000000
130 #define CSOR_NOR_AVD_TGL_PGM_EN 0x01000000
132 #define CSOR_NOR_ADM_MASK 0x0003E000
136 #define CSOR_NOR_NOR_MODE_AYSNC_NOR 0x00000000
137 #define CSOR_NOR_NOR_MODE_AVD_NOR 0x00000020
139 #define CSOR_NOR_TRHZ_MASK 0x0000001C
141 #define CSOR_NOR_TRHZ_20 0x00000000
142 #define CSOR_NOR_TRHZ_40 0x00000004
143 #define CSOR_NOR_TRHZ_60 0x00000008
144 #define CSOR_NOR_TRHZ_80 0x0000000C
145 #define CSOR_NOR_TRHZ_100 0x00000010
147 #define CSOR_NOR_BCTLD 0x00000001
153 #define CSOR_GPCM_GPMODE_NORMAL 0x00000000
155 #define CSOR_GPCM_GPMODE_ASIC 0x80000000
157 #define CSOR_GPCM_PARITY_EVEN 0x40000000
159 #define CSOR_GPCM_PAR_EN 0x20000000
161 #define CSOR_GPCM_GPTO_MASK 0x0F000000
165 #define CSOR_GPCM_RGETA_EXT 0x00080000
167 #define CSOR_GPCM_WGETA_EXT 0x00040000
169 #define CSOR_GPCM_ADM_MASK 0x0003E000
173 #define CSOR_GPCM_GAPERRD_MASK 0x00000180
177 #define CSOR_GPCM_TRHZ_MASK 0x0000001C
178 #define CSOR_GPCM_TRHZ_20 0x00000000
179 #define CSOR_GPCM_TRHZ_40 0x00000004
180 #define CSOR_GPCM_TRHZ_60 0x00000008
181 #define CSOR_GPCM_TRHZ_80 0x0000000C
182 #define CSOR_GPCM_TRHZ_100 0x00000010
184 #define CSOR_GPCM_BCTLD 0x00000001
190 #define IFC_RB_STAT_READY_CS0 0x80000000
191 #define IFC_RB_STAT_READY_CS1 0x40000000
192 #define IFC_RB_STAT_READY_CS2 0x20000000
193 #define IFC_RB_STAT_READY_CS3 0x10000000
198 #define IFC_GCR_MASK 0x8000F800
200 #define IFC_GCR_SOFT_RST_ALL 0x80000000
202 #define IFC_GCR_TBCTL_TRN_TIME 0x0000F800
209 #define IFC_CM_EVTER_STAT_CSER 0x80000000
215 #define IFC_CM_EVTER_EN_CSEREN 0x80000000
221 #define IFC_CM_EVTER_INTR_EN_CSERIREN 0x80000000
224 * Common Transfer Error Attribute Register-0 (CM_ERATTR0)
227 #define IFC_CM_ERATTR0_ERTYP_READ 0x80000000
228 #define IFC_CM_ERATTR0_ERAID 0x0FF00000
230 #define IFC_CM_ERATTR0_ESRCID 0x0000FF00
236 #define IFC_CCR_MASK 0x0F0F8800
238 #define IFC_CCR_CLK_DIV_MASK 0x0F000000
242 #define IFC_CCR_CLK_DLY_MASK 0x000F0000
246 #define IFC_CCR_INV_CLK_EN 0x00008000
248 #define IFC_CCR_FB_IFC_CLK_SEL 0x00000800
254 #define IFC_CSR_CLK_STAT_STABLE 0x80000000
263 #define IFC_NAND_NCFGR_BOOT 0x80000000
265 #define IFC_NAND_NCFGR_SRAM_INIT_EN 0x20000000
267 #define IFC_NAND_NCFGR_ADDR_MODE_RC0 0x00000000
269 #define IFC_NAND_NCFGR_ADDR_MODE_RC1 0x00400000
271 #define IFC_NAND_NCFGR_NUM_LOOP_MASK 0x0000F000
275 #define IFC_NAND_NCFGR_NUM_WAIT_MASK 0x000000FF
276 #define IFC_NAND_NCFGR_NUM_WAIT_SHIFT 0
282 #define IFC_NAND_FCR0_CMD0 0xFF000000
284 #define IFC_NAND_FCR0_CMD1 0x00FF0000
286 #define IFC_NAND_FCR0_CMD2 0x0000FF00
288 #define IFC_NAND_FCR0_CMD3 0x000000FF
289 #define IFC_NAND_FCR0_CMD3_SHIFT 0
290 #define IFC_NAND_FCR1_CMD4 0xFF000000
292 #define IFC_NAND_FCR1_CMD5 0x00FF0000
294 #define IFC_NAND_FCR1_CMD6 0x0000FF00
296 #define IFC_NAND_FCR1_CMD7 0x000000FF
297 #define IFC_NAND_FCR1_CMD7_SHIFT 0
303 #define IFC_NAND_COL_MS 0x80000000
305 #define IFC_NAND_COL_CA_MASK 0x00000FFF
311 #define IFC_NAND_BC 0x000001FF
317 #define IFC_NAND_FIR0_OP0 0xFC000000
319 #define IFC_NAND_FIR0_OP1 0x03F00000
321 #define IFC_NAND_FIR0_OP2 0x000FC000
323 #define IFC_NAND_FIR0_OP3 0x00003F00
325 #define IFC_NAND_FIR0_OP4 0x000000FC
327 #define IFC_NAND_FIR1_OP5 0xFC000000
329 #define IFC_NAND_FIR1_OP6 0x03F00000
331 #define IFC_NAND_FIR1_OP7 0x000FC000
333 #define IFC_NAND_FIR1_OP8 0x00003F00
335 #define IFC_NAND_FIR1_OP9 0x000000FC
337 #define IFC_NAND_FIR2_OP10 0xFC000000
339 #define IFC_NAND_FIR2_OP11 0x03F00000
341 #define IFC_NAND_FIR2_OP12 0x000FC000
343 #define IFC_NAND_FIR2_OP13 0x00003F00
345 #define IFC_NAND_FIR2_OP14 0x000000FC
392 #define IFC_NAND_CSEL 0x0C000000
394 #define IFC_NAND_CSEL_CS0 0x00000000
395 #define IFC_NAND_CSEL_CS1 0x04000000
396 #define IFC_NAND_CSEL_CS2 0x08000000
397 #define IFC_NAND_CSEL_CS3 0x0C000000
403 #define IFC_NAND_SEQ_STRT_FIR_STRT 0x80000000
405 #define IFC_NAND_SEQ_STRT_AUTO_ERS 0x00800000
407 #define IFC_NAND_SEQ_STRT_AUTO_PGM 0x00100000
409 #define IFC_NAND_SEQ_STRT_AUTO_CPB 0x00020000
411 #define IFC_NAND_SEQ_STRT_AUTO_RD 0x00004000
413 #define IFC_NAND_SEQ_STRT_AUTO_STAT_RD 0x00000800
419 #define IFC_NAND_EVTER_STAT_OPC 0x80000000
421 #define IFC_NAND_EVTER_STAT_FTOER 0x08000000
423 #define IFC_NAND_EVTER_STAT_WPER 0x04000000
425 #define IFC_NAND_EVTER_STAT_ECCER 0x02000000
427 #define IFC_NAND_EVTER_STAT_RCW_DN 0x00008000
429 #define IFC_NAND_EVTER_STAT_BOOT_DN 0x00004000
431 #define IFC_NAND_EVTER_STAT_BBI_SRCH_SE 0x00000800
437 #define PGRDCMPL_EVT_STAT_MASK 0xFFFF0000
438 /* Small Page 0-15 Done */
440 /* Large Page(2K) 0-3 Done */
441 #define PGRDCMPL_EVT_STAT_LP_2K(n) (0xF << (28 - (n)*4))
442 /* Large Page(4K) 0-1 Done */
443 #define PGRDCMPL_EVT_STAT_LP_4K(n) (0xFF << (24 - (n)*8))
449 #define IFC_NAND_EVTER_EN_OPC_EN 0x80000000
451 #define IFC_NAND_EVTER_EN_PGRDCMPL_EN 0x20000000
453 #define IFC_NAND_EVTER_EN_FTOER_EN 0x08000000
455 #define IFC_NAND_EVTER_EN_WPER_EN 0x04000000
457 #define IFC_NAND_EVTER_EN_ECCER_EN 0x02000000
463 #define IFC_NAND_EVTER_INTR_OPCIR_EN 0x80000000
465 #define IFC_NAND_EVTER_INTR_PGRDCMPLIR_EN 0x20000000
467 #define IFC_NAND_EVTER_INTR_FTOERIR_EN 0x08000000
469 #define IFC_NAND_EVTER_INTR_WPERIR_EN 0x04000000
471 #define IFC_NAND_EVTER_INTR_ECCERIR_EN 0x02000000
474 * NAND Transfer Error Attribute Register-0 (NAND_ERATTR0)
476 #define IFC_NAND_ERATTR0_MASK 0x0C080000
478 #define IFC_NAND_ERATTR0_ERCS_CS0 0x00000000
479 #define IFC_NAND_ERATTR0_ERCS_CS1 0x04000000
480 #define IFC_NAND_ERATTR0_ERCS_CS2 0x08000000
481 #define IFC_NAND_ERATTR0_ERCS_CS3 0x0C000000
483 #define IFC_NAND_ERATTR0_ERTTYPE_READ 0x00080000
489 #define IFC_NAND_NFSR_RS0 0xFF000000
491 #define IFC_NAND_NFSR_RS1 0x00FF0000
496 /* Number of ECC errors on sector n (n = 0-15) */
497 #define IFC_NAND_ECCSTAT0_ERRCNT_SECTOR0_MASK 0x0F000000
499 #define IFC_NAND_ECCSTAT0_ERRCNT_SECTOR1_MASK 0x000F0000
501 #define IFC_NAND_ECCSTAT0_ERRCNT_SECTOR2_MASK 0x00000F00
503 #define IFC_NAND_ECCSTAT0_ERRCNT_SECTOR3_MASK 0x0000000F
504 #define IFC_NAND_ECCSTAT0_ERRCNT_SECTOR3_SHIFT 0
505 #define IFC_NAND_ECCSTAT1_ERRCNT_SECTOR4_MASK 0x0F000000
507 #define IFC_NAND_ECCSTAT1_ERRCNT_SECTOR5_MASK 0x000F0000
509 #define IFC_NAND_ECCSTAT1_ERRCNT_SECTOR6_MASK 0x00000F00
511 #define IFC_NAND_ECCSTAT1_ERRCNT_SECTOR7_MASK 0x0000000F
512 #define IFC_NAND_ECCSTAT1_ERRCNT_SECTOR7_SHIFT 0
513 #define IFC_NAND_ECCSTAT2_ERRCNT_SECTOR8_MASK 0x0F000000
515 #define IFC_NAND_ECCSTAT2_ERRCNT_SECTOR9_MASK 0x000F0000
517 #define IFC_NAND_ECCSTAT2_ERRCNT_SECTOR10_MASK 0x00000F00
519 #define IFC_NAND_ECCSTAT2_ERRCNT_SECTOR11_MASK 0x0000000F
520 #define IFC_NAND_ECCSTAT2_ERRCNT_SECTOR11_SHIFT 0
521 #define IFC_NAND_ECCSTAT3_ERRCNT_SECTOR12_MASK 0x0F000000
523 #define IFC_NAND_ECCSTAT3_ERRCNT_SECTOR13_MASK 0x000F0000
525 #define IFC_NAND_ECCSTAT3_ERRCNT_SECTOR14_MASK 0x00000F00
527 #define IFC_NAND_ECCSTAT3_ERRCNT_SECTOR15_MASK 0x0000000F
528 #define IFC_NAND_ECCSTAT3_ERRCNT_SECTOR15_SHIFT 0
533 #define IFC_NAND_NCR_FTOCNT_MASK 0x1E000000
541 #define IFC_NAND_AUTOBOOT_TRGR_RCW_LD 0x80000000
543 #define IFC_NAND_AUTOBOOT_TRGR_BOOT_LD 0x20000000
549 #define IFC_NAND_MDR_RDATA0 0xFF000000
551 #define IFC_NAND_MDR_RDATA1 0x00FF0000
560 #define IFC_NOR_EVTER_STAT_OPC_NOR 0x80000000
562 #define IFC_NOR_EVTER_STAT_WPER 0x04000000
564 #define IFC_NOR_EVTER_STAT_STOER 0x01000000
570 #define IFC_NOR_EVTER_EN_OPCEN_NOR 0x80000000
572 #define IFC_NOR_EVTER_EN_WPEREN 0x04000000
574 #define IFC_NOR_EVTER_EN_STOEREN 0x01000000
580 #define IFC_NOR_EVTER_INTR_OPCEN_NOR 0x80000000
582 #define IFC_NOR_EVTER_INTR_WPEREN 0x04000000
584 #define IFC_NOR_EVTER_INTR_STOEREN 0x01000000
587 * NOR Transfer Error Attribute Register-0 (NOR_ERATTR0)
590 #define IFC_NOR_ERATTR0_ERSRCID 0xFF000000
592 #define IFC_NOR_ERATTR0_ERAID 0x000FF000
594 #define IFC_NOR_ERATTR0_ERCS_CS0 0x00000000
595 #define IFC_NOR_ERATTR0_ERCS_CS1 0x00000010
596 #define IFC_NOR_ERATTR0_ERCS_CS2 0x00000020
597 #define IFC_NOR_ERATTR0_ERCS_CS3 0x00000030
599 #define IFC_NOR_ERATTR0_ERTYPE_READ 0x00000001
604 #define IFC_NOR_ERATTR2_ER_NUM_PHASE_EXP 0x000F0000
605 #define IFC_NOR_ERATTR2_ER_NUM_PHASE_PER 0x00000F00
610 #define IFC_NORCR_MASK 0x0F0F0000
612 #define IFC_NORCR_NUM_PHASE_MASK 0x0F000000
616 #define IFC_NORCR_STOCNT_MASK 0x000F0000
627 #define IFC_GPCM_EVTER_STAT_TOER 0x04000000
629 #define IFC_GPCM_EVTER_STAT_PER 0x01000000
635 #define IFC_GPCM_EVTER_EN_TOER_EN 0x04000000
637 #define IFC_GPCM_EVTER_EN_PER_EN 0x01000000
643 #define IFC_GPCM_EEIER_TOERIR_EN 0x04000000
645 #define IFC_GPCM_EEIER_PERIR_EN 0x01000000
648 * GPCM Transfer Error Attribute Register-0 (GPCM_ERATTR0)
651 #define IFC_GPCM_ERATTR0_ERSRCID 0xFF000000
653 #define IFC_GPCM_ERATTR0_ERAID 0x000FF000
655 #define IFC_GPCM_ERATTR0_ERCS_CS0 0x00000000
656 #define IFC_GPCM_ERATTR0_ERCS_CS1 0x00000040
657 #define IFC_GPCM_ERATTR0_ERCS_CS2 0x00000080
658 #define IFC_GPCM_ERATTR0_ERCS_CS3 0x000000C0
660 #define IFC_GPCM_ERATTR0_ERTYPE_READ 0x00000001
666 #define IFC_GPCM_ERATTR2_PERR_BEAT 0x00000C00
668 #define IFC_GPCM_ERATTR2_PERR_BYTE 0x000000F0
670 #define IFC_GPCM_ERATTR2_PERR_DATA_PHASE 0x00000001
675 #define IFC_GPCM_STAT_BSY 0x80000000 /* GPCM is busy */
682 u32 res1[0x4];
685 u32 res2[0x8];
701 u32 res10[0x24];
707 u32 res12[0x10];
715 u32 res16[0x2];
717 u32 res17[0x2];
723 u32 res19[0x10];
727 u32 res21[0x1c];
729 u32 res22[0x2];
733 u32 res24[0x1C];
738 u32 res26[0x3c];
746 u32 res1[0x2];
748 u32 res2[0x2];
750 u32 res3[0x2];
754 u32 res4[0x4];
756 u32 res5[0xEF];
764 u32 res1[0x2];
766 u32 res2[0x2];
768 u32 res3[0x2];
780 u32 res1[0x2];
786 u32 res3[0xd];
789 u32 res4[0x2];
791 u32 res5[0xc];
797 u32 res7[0xc];
800 u32 res8[0x8];
802 u32 res9[0x30];
807 u32 res10[0x2];
809 u32 res11[0x2];
811 u32 res12[0x2];
813 u32 res13[0x2];
816 u32 res14[0x2];