77 static void xgene_pcie_writel(struct xgene_pcie *port, u32 reg, u32 val)  in xgene_pcie_writel()  function
129 	xgene_pcie_writel(port, RTDID, rtdid_val);  in xgene_pcie_set_rtdid_reg()
292 	xgene_pcie_writel(port, addr, val);  in xgene_pcie_set_ib_mask()
296 	xgene_pcie_writel(port, addr + 0x04, val);  in xgene_pcie_set_ib_mask()
300 	xgene_pcie_writel(port, addr + 0x04, val);  in xgene_pcie_set_ib_mask()
304 	xgene_pcie_writel(port, addr + 0x08, val);  in xgene_pcie_set_ib_mask()
388 	xgene_pcie_writel(port, offset, lower_32_bits(cpu_addr));  in xgene_pcie_setup_ob_reg()
389 	xgene_pcie_writel(port, offset + 0x04, upper_32_bits(cpu_addr));  in xgene_pcie_setup_ob_reg()
390 	xgene_pcie_writel(port, offset + 0x08, lower_32_bits(mask));  in xgene_pcie_setup_ob_reg()
391 	xgene_pcie_writel(port, offset + 0x0c, upper_32_bits(mask));  in xgene_pcie_setup_ob_reg()
392 	xgene_pcie_writel(port, offset + 0x10, lower_32_bits(pci_addr));  in xgene_pcie_setup_ob_reg()
393 	xgene_pcie_writel(port, offset + 0x14, upper_32_bits(pci_addr));  in xgene_pcie_setup_ob_reg()
400 	xgene_pcie_writel(port, CFGBARL, lower_32_bits(addr));  in xgene_pcie_setup_cfg_reg()
401 	xgene_pcie_writel(port, CFGBARH, upper_32_bits(addr));  in xgene_pcie_setup_cfg_reg()
402 	xgene_pcie_writel(port, CFGCTL, EN_REG);  in xgene_pcie_setup_cfg_reg()
449 	xgene_pcie_writel(port, pim_reg, lower_32_bits(pim));  in xgene_pcie_setup_pims()
450 	xgene_pcie_writel(port, pim_reg + 0x04,  in xgene_pcie_setup_pims()
452 	xgene_pcie_writel(port, pim_reg + 0x10, lower_32_bits(size));  in xgene_pcie_setup_pims()
453 	xgene_pcie_writel(port, pim_reg + 0x14, upper_32_bits(size));  in xgene_pcie_setup_pims()
514 		xgene_pcie_writel(port, IBAR2, bar_low);  in xgene_pcie_setup_ib_reg()
515 		xgene_pcie_writel(port, IR2MSK, lower_32_bits(mask));  in xgene_pcie_setup_ib_reg()
519 		xgene_pcie_writel(port, IBAR3L, bar_low);  in xgene_pcie_setup_ib_reg()
520 		xgene_pcie_writel(port, IBAR3L + 0x4, upper_32_bits(cpu_addr));  in xgene_pcie_setup_ib_reg()
521 		xgene_pcie_writel(port, IR3MSKL, lower_32_bits(mask));  in xgene_pcie_setup_ib_reg()
522 		xgene_pcie_writel(port, IR3MSKL + 0x4, upper_32_bits(mask));  in xgene_pcie_setup_ib_reg()
560 		xgene_pcie_writel(port, i, 0);  in xgene_pcie_clear_config()
573 	xgene_pcie_writel(port, BRIDGE_CFG_0, val);  in xgene_pcie_setup()