Lines Matching refs:pci
25 #include "../../pci.h"
57 static int dw_pcie_get_clocks(struct dw_pcie *pci)
62 pci->app_clks[i].id = dw_pcie_app_clks[i];
65 pci->core_clks[i].id = dw_pcie_core_clks[i];
67 ret = devm_clk_bulk_get_optional(pci->dev, DW_PCIE_NUM_APP_CLKS,
68 pci->app_clks);
72 return devm_clk_bulk_get_optional(pci->dev, DW_PCIE_NUM_CORE_CLKS,
73 pci->core_clks);
76 static int dw_pcie_get_resets(struct dw_pcie *pci)
81 pci->app_rsts[i].id = dw_pcie_app_rsts[i];
84 pci->core_rsts[i].id = dw_pcie_core_rsts[i];
86 ret = devm_reset_control_bulk_get_optional_shared(pci->dev,
88 pci->app_rsts);
92 ret = devm_reset_control_bulk_get_optional_exclusive(pci->dev,
94 pci->core_rsts);
98 pci->pe_rst = devm_gpiod_get_optional(pci->dev, "reset", GPIOD_OUT_HIGH);
99 if (IS_ERR(pci->pe_rst))
100 return PTR_ERR(pci->pe_rst);
105 int dw_pcie_get_resources(struct dw_pcie *pci)
107 struct platform_device *pdev = to_platform_device(pci->dev);
108 struct device_node *np = dev_of_node(pci->dev);
112 if (!pci->dbi_base) {
114 pci->dbi_base = devm_pci_remap_cfg_resource(pci->dev, res);
115 if (IS_ERR(pci->dbi_base))
116 return PTR_ERR(pci->dbi_base);
117 pci->dbi_phys_addr = res->start;
121 if (!pci->dbi_base2) {
124 pci->dbi_base2 = devm_pci_remap_cfg_resource(pci->dev, res);
125 if (IS_ERR(pci->dbi_base2))
126 return PTR_ERR(pci->dbi_base2);
128 pci->dbi_base2 = pci->dbi_base + SZ_4K;
133 if (!pci->atu_base) {
136 pci->atu_size = resource_size(res);
137 pci->atu_base = devm_ioremap_resource(pci->dev, res);
138 if (IS_ERR(pci->atu_base))
139 return PTR_ERR(pci->atu_base);
140 pci->atu_phys_addr = res->start;
142 pci->atu_base = pci->dbi_base + DEFAULT_DBI_ATU_OFFSET;
147 if (!pci->atu_size)
148 pci->atu_size = SZ_4K;
151 if (!pci->edma.reg_base) {
154 pci->edma.reg_base = devm_ioremap_resource(pci->dev, res);
155 if (IS_ERR(pci->edma.reg_base))
156 return PTR_ERR(pci->edma.reg_base);
157 } else if (pci->atu_size >= 2 * DEFAULT_DBI_DMA_OFFSET) {
158 pci->edma.reg_base = pci->atu_base + DEFAULT_DBI_DMA_OFFSET;
163 if (dw_pcie_cap_is(pci, REQ_RES)) {
164 ret = dw_pcie_get_clocks(pci);
168 ret = dw_pcie_get_resets(pci);
173 if (pci->max_link_speed < 1)
174 pci->max_link_speed = of_pci_get_max_link_speed(np);
176 of_property_read_u32(np, "num-lanes", &pci->num_lanes);
179 dw_pcie_cap_set(pci, CDM_CHECK);
184 void dw_pcie_version_detect(struct dw_pcie *pci)
189 ver = dw_pcie_readl_dbi(pci, PCIE_VERSION_NUMBER);
193 if (pci->version && pci->version != ver)
194 dev_warn(pci->dev, "Versions don't match (%08x != %08x)\n",
195 pci->version, ver);
197 pci->version = ver;
199 ver = dw_pcie_readl_dbi(pci, PCIE_VERSION_TYPE);
201 if (pci->type && pci->type != ver)
202 dev_warn(pci->dev, "Types don't match (%08x != %08x)\n",
203 pci->type, ver);
205 pci->type = ver;
213 static u8 __dw_pcie_find_next_cap(struct dw_pcie *pci, u8 cap_ptr,
222 reg = dw_pcie_readw_dbi(pci, cap_ptr);
232 return __dw_pcie_find_next_cap(pci, next_cap_ptr, cap);
235 u8 dw_pcie_find_capability(struct dw_pcie *pci, u8 cap)
240 reg = dw_pcie_readw_dbi(pci, PCI_CAPABILITY_LIST);
243 return __dw_pcie_find_next_cap(pci, next_cap_ptr, cap);
247 static u16 dw_pcie_find_next_ext_capability(struct dw_pcie *pci, u16 start,
260 header = dw_pcie_readl_dbi(pci, pos);
276 header = dw_pcie_readl_dbi(pci, pos);
282 u16 dw_pcie_find_ext_capability(struct dw_pcie *pci, u8 cap)
284 return dw_pcie_find_next_ext_capability(pci, 0, cap);
288 static u16 __dw_pcie_find_vsec_capability(struct dw_pcie *pci, u16 vendor_id,
294 if (vendor_id != dw_pcie_readw_dbi(pci, PCI_VENDOR_ID))
297 while ((vsec = dw_pcie_find_next_ext_capability(pci, vsec,
299 header = dw_pcie_readl_dbi(pci, vsec + PCI_VNDR_HEADER);
307 static u16 dw_pcie_find_vsec_capability(struct dw_pcie *pci,
315 vsec = __dw_pcie_find_vsec_capability(pci, vid->vendor_id,
318 header = dw_pcie_readl_dbi(pci, vsec + PCI_VNDR_HEADER);
327 u16 dw_pcie_find_rasdes_capability(struct dw_pcie *pci)
329 return dw_pcie_find_vsec_capability(pci, dwc_pcie_rasdes_vsec_ids);
373 u32 dw_pcie_read_dbi(struct dw_pcie *pci, u32 reg, size_t size)
378 if (pci->ops && pci->ops->read_dbi)
379 return pci->ops->read_dbi(pci, pci->dbi_base, reg, size);
381 ret = dw_pcie_read(pci->dbi_base + reg, size, &val);
383 dev_err(pci->dev, "Read DBI address failed\n");
389 void dw_pcie_write_dbi(struct dw_pcie *pci, u32 reg, size_t size, u32 val)
393 if (pci->ops && pci->ops->write_dbi) {
394 pci->ops->write_dbi(pci, pci->dbi_base, reg, size, val);
398 ret = dw_pcie_write(pci->dbi_base + reg, size, val);
400 dev_err(pci->dev, "Write DBI address failed\n");
404 void dw_pcie_write_dbi2(struct dw_pcie *pci, u32 reg, size_t size, u32 val)
408 if (pci->ops && pci->ops->write_dbi2) {
409 pci->ops->write_dbi2(pci, pci->dbi_base2, reg, size, val);
413 ret = dw_pcie_write(pci->dbi_base2 + reg, size, val);
415 dev_err(pci->dev, "write DBI address failed\n");
419 static inline void __iomem *dw_pcie_select_atu(struct dw_pcie *pci, u32 dir,
422 if (dw_pcie_cap_is(pci, IATU_UNROLL))
423 return pci->atu_base + PCIE_ATU_UNROLL_BASE(dir, index);
425 dw_pcie_writel_dbi(pci, PCIE_ATU_VIEWPORT, dir | index);
426 return pci->atu_base;
429 static u32 dw_pcie_readl_atu(struct dw_pcie *pci, u32 dir, u32 index, u32 reg)
435 base = dw_pcie_select_atu(pci, dir, index);
437 if (pci->ops && pci->ops->read_dbi)
438 return pci->ops->read_dbi(pci, base, reg, 4);
442 dev_err(pci->dev, "Read ATU address failed\n");
447 static void dw_pcie_writel_atu(struct dw_pcie *pci, u32 dir, u32 index,
453 base = dw_pcie_select_atu(pci, dir, index);
455 if (pci->ops && pci->ops->write_dbi) {
456 pci->ops->write_dbi(pci, base, reg, 4, val);
462 dev_err(pci->dev, "Write ATU address failed\n");
465 static inline u32 dw_pcie_readl_atu_ob(struct dw_pcie *pci, u32 index, u32 reg)
467 return dw_pcie_readl_atu(pci, PCIE_ATU_REGION_DIR_OB, index, reg);
470 static inline void dw_pcie_writel_atu_ob(struct dw_pcie *pci, u32 index, u32 reg,
473 dw_pcie_writel_atu(pci, PCIE_ATU_REGION_DIR_OB, index, reg, val);
517 int dw_pcie_prog_outbound_atu(struct dw_pcie *pci,
526 if ((limit_addr & ~pci->region_limit) != (parent_bus_addr & ~pci->region_limit) ||
527 !IS_ALIGNED(parent_bus_addr, pci->region_align) ||
528 !IS_ALIGNED(atu->pci_addr, pci->region_align) || !atu->size) {
532 dw_pcie_writel_atu_ob(pci, atu->index, PCIE_ATU_LOWER_BASE,
534 dw_pcie_writel_atu_ob(pci, atu->index, PCIE_ATU_UPPER_BASE,
537 dw_pcie_writel_atu_ob(pci, atu->index, PCIE_ATU_LIMIT,
539 if (dw_pcie_ver_is_ge(pci, 460A))
540 dw_pcie_writel_atu_ob(pci, atu->index, PCIE_ATU_UPPER_LIMIT,
543 dw_pcie_writel_atu_ob(pci, atu->index, PCIE_ATU_LOWER_TARGET,
545 dw_pcie_writel_atu_ob(pci, atu->index, PCIE_ATU_UPPER_TARGET,
550 dw_pcie_ver_is_ge(pci, 460A))
552 if (dw_pcie_ver_is(pci, 490A))
554 dw_pcie_writel_atu_ob(pci, atu->index, PCIE_ATU_REGION_CTRL1, val);
561 dw_pcie_writel_atu_ob(pci, atu->index, PCIE_ATU_REGION_CTRL2, val);
568 val = dw_pcie_readl_atu_ob(pci, atu->index, PCIE_ATU_REGION_CTRL2);
575 dev_err(pci->dev, "Outbound iATU is not being enabled\n");
580 static inline u32 dw_pcie_readl_atu_ib(struct dw_pcie *pci, u32 index, u32 reg)
582 return dw_pcie_readl_atu(pci, PCIE_ATU_REGION_DIR_IB, index, reg);
585 static inline void dw_pcie_writel_atu_ib(struct dw_pcie *pci, u32 index, u32 reg,
588 dw_pcie_writel_atu(pci, PCIE_ATU_REGION_DIR_IB, index, reg, val);
591 int dw_pcie_prog_inbound_atu(struct dw_pcie *pci, int index, int type,
597 if ((limit_addr & ~pci->region_limit) != (pci_addr & ~pci->region_limit) ||
598 !IS_ALIGNED(parent_bus_addr, pci->region_align) ||
599 !IS_ALIGNED(pci_addr, pci->region_align) || !size) {
603 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_LOWER_BASE,
605 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_UPPER_BASE,
608 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_LIMIT,
610 if (dw_pcie_ver_is_ge(pci, 460A))
611 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_UPPER_LIMIT,
614 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_LOWER_TARGET,
616 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_UPPER_TARGET,
621 dw_pcie_ver_is_ge(pci, 460A))
623 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_REGION_CTRL1, val);
624 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_REGION_CTRL2, PCIE_ATU_ENABLE);
631 val = dw_pcie_readl_atu_ib(pci, index, PCIE_ATU_REGION_CTRL2);
638 dev_err(pci->dev, "Inbound iATU is not being enabled\n");
643 int dw_pcie_prog_ep_inbound_atu(struct dw_pcie *pci, u8 func_no, int index,
648 if (!IS_ALIGNED(parent_bus_addr, pci->region_align) ||
652 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_LOWER_TARGET,
654 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_UPPER_TARGET,
657 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_REGION_CTRL1, type |
659 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_REGION_CTRL2,
668 val = dw_pcie_readl_atu_ib(pci, index, PCIE_ATU_REGION_CTRL2);
675 dev_err(pci->dev, "Inbound iATU is not being enabled\n");
680 void dw_pcie_disable_atu(struct dw_pcie *pci, u32 dir, int index)
682 dw_pcie_writel_atu(pci, dir, index, PCIE_ATU_REGION_CTRL2, 0);
685 int dw_pcie_wait_for_link(struct dw_pcie *pci)
692 if (dw_pcie_link_up(pci))
699 dev_info(pci->dev, "Phy link never came up\n");
703 offset = dw_pcie_find_capability(pci, PCI_CAP_ID_EXP);
704 val = dw_pcie_readw_dbi(pci, offset + PCI_EXP_LNKSTA);
706 dev_info(pci->dev, "PCIe Gen.%u x%u link up\n",
714 int dw_pcie_link_up(struct dw_pcie *pci)
718 if (pci->ops && pci->ops->link_up)
719 return pci->ops->link_up(pci);
721 val = dw_pcie_readl_dbi(pci, PCIE_PORT_DEBUG1);
727 void dw_pcie_upconfig_setup(struct dw_pcie *pci)
731 val = dw_pcie_readl_dbi(pci, PCIE_PORT_MULTI_LANE_CTRL);
733 dw_pcie_writel_dbi(pci, PCIE_PORT_MULTI_LANE_CTRL, val);
737 static void dw_pcie_link_set_max_speed(struct dw_pcie *pci)
740 u8 offset = dw_pcie_find_capability(pci, PCI_CAP_ID_EXP);
742 cap = dw_pcie_readl_dbi(pci, offset + PCI_EXP_LNKCAP);
749 if (pci->max_link_speed < 1) {
750 pci->max_link_speed = FIELD_GET(PCI_EXP_LNKCAP_SLS, cap);
754 ctrl2 = dw_pcie_readl_dbi(pci, offset + PCI_EXP_LNKCTL2);
757 switch (pcie_link_speed[pci->max_link_speed]) {
777 dw_pcie_writel_dbi(pci, offset + PCI_EXP_LNKCTL2, ctrl2 | link_speed);
780 dw_pcie_writel_dbi(pci, offset + PCI_EXP_LNKCAP, cap | link_speed);
784 static void dw_pcie_link_set_max_link_width(struct dw_pcie *pci, u32 num_lanes)
793 plc = dw_pcie_readl_dbi(pci, PCIE_PORT_LINK_CONTROL);
798 lwsc = dw_pcie_readl_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL);
818 dev_err(pci->dev, "num-lanes %u: invalid value\n", num_lanes);
821 dw_pcie_writel_dbi(pci, PCIE_PORT_LINK_CONTROL, plc);
822 dw_pcie_writel_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL, lwsc);
824 cap = dw_pcie_find_capability(pci, PCI_CAP_ID_EXP);
825 lnkcap = dw_pcie_readl_dbi(pci, cap + PCI_EXP_LNKCAP);
828 dw_pcie_writel_dbi(pci, cap + PCI_EXP_LNKCAP, lnkcap);
831 void dw_pcie_iatu_detect(struct dw_pcie *pci)
837 val = dw_pcie_readl_dbi(pci, PCIE_ATU_VIEWPORT);
839 dw_pcie_cap_set(pci, IATU_UNROLL);
841 max_region = min((int)pci->atu_size / 512, 256);
843 pci->atu_base = pci->dbi_base + PCIE_ATU_VIEWPORT_BASE;
844 pci->atu_size = PCIE_ATU_VIEWPORT_SIZE;
846 dw_pcie_writel_dbi(pci, PCIE_ATU_VIEWPORT, 0xFF);
847 max_region = dw_pcie_readl_dbi(pci, PCIE_ATU_VIEWPORT) + 1;
851 dw_pcie_writel_atu_ob(pci, ob, PCIE_ATU_LOWER_TARGET, 0x11110000);
852 val = dw_pcie_readl_atu_ob(pci, ob, PCIE_ATU_LOWER_TARGET);
858 dw_pcie_writel_atu_ib(pci, ib, PCIE_ATU_LOWER_TARGET, 0x11110000);
859 val = dw_pcie_readl_atu_ib(pci, ib, PCIE_ATU_LOWER_TARGET);
869 dev_err(pci->dev, "No iATU regions found\n");
873 dw_pcie_writel_atu(pci, dir, 0, PCIE_ATU_LIMIT, 0x0);
874 min = dw_pcie_readl_atu(pci, dir, 0, PCIE_ATU_LIMIT);
876 if (dw_pcie_ver_is_ge(pci, 460A)) {
877 dw_pcie_writel_atu(pci, dir, 0, PCIE_ATU_UPPER_LIMIT, 0xFFFFFFFF);
878 max = dw_pcie_readl_atu(pci, dir, 0, PCIE_ATU_UPPER_LIMIT);
883 pci->num_ob_windows = ob;
884 pci->num_ib_windows = ib;
885 pci->region_align = 1 << fls(min);
886 pci->region_limit = (max << 32) | (SZ_4G - 1);
888 dev_info(pci->dev, "iATU: unroll %s, %u ob, %u ib, align %uK, limit %lluG\n",
889 dw_pcie_cap_is(pci, IATU_UNROLL) ? "T" : "F",
890 pci->num_ob_windows, pci->num_ib_windows,
891 pci->region_align / SZ_1K, (pci->region_limit + 1) / SZ_1G);
894 static u32 dw_pcie_readl_dma(struct dw_pcie *pci, u32 reg)
899 if (pci->ops && pci->ops->read_dbi)
900 return pci->ops->read_dbi(pci, pci->edma.reg_base, reg, 4);
902 ret = dw_pcie_read(pci->edma.reg_base + reg, 4, &val);
904 dev_err(pci->dev, "Read DMA address failed\n");
931 static void dw_pcie_edma_init_data(struct dw_pcie *pci)
933 pci->edma.dev = pci->dev;
935 if (!pci->edma.ops)
936 pci->edma.ops = &dw_pcie_edma_ops;
938 pci->edma.flags |= DW_EDMA_CHIP_LOCAL;
941 static int dw_pcie_edma_find_mf(struct dw_pcie *pci)
950 if (pci->edma.mf != EDMA_MF_EDMA_LEGACY)
951 return pci->edma.reg_base ? 0 : -ENODEV;
958 if (dw_pcie_ver_is_ge(pci, 540A))
961 val = dw_pcie_readl_dbi(pci, PCIE_DMA_VIEWPORT_BASE + PCIE_DMA_CTRL);
963 if (val == 0xFFFFFFFF && pci->edma.reg_base) {
964 pci->edma.mf = EDMA_MF_EDMA_UNROLL;
966 pci->edma.mf = EDMA_MF_EDMA_LEGACY;
968 pci->edma.reg_base = pci->dbi_base + PCIE_DMA_VIEWPORT_BASE;
976 static int dw_pcie_edma_find_channels(struct dw_pcie *pci)
986 if (pci->edma.mf != EDMA_MF_HDMA_NATIVE) {
987 val = dw_pcie_readl_dma(pci, PCIE_DMA_CTRL);
989 pci->edma.ll_wr_cnt = FIELD_GET(PCIE_DMA_NUM_WR_CHAN, val);
990 pci->edma.ll_rd_cnt = FIELD_GET(PCIE_DMA_NUM_RD_CHAN, val);
994 if (!pci->edma.ll_wr_cnt || pci->edma.ll_wr_cnt > EDMA_MAX_WR_CH ||
995 !pci->edma.ll_rd_cnt || pci->edma.ll_rd_cnt > EDMA_MAX_RD_CH)
1001 static int dw_pcie_edma_find_chip(struct dw_pcie *pci)
1005 dw_pcie_edma_init_data(pci);
1007 ret = dw_pcie_edma_find_mf(pci);
1011 return dw_pcie_edma_find_channels(pci);
1014 static int dw_pcie_edma_irq_verify(struct dw_pcie *pci)
1016 struct platform_device *pdev = to_platform_device(pci->dev);
1017 u16 ch_cnt = pci->edma.ll_wr_cnt + pci->edma.ll_rd_cnt;
1021 if (pci->edma.nr_irqs == 1)
1023 else if (pci->edma.nr_irqs > 1)
1024 return pci->edma.nr_irqs != ch_cnt ? -EINVAL : 0;
1028 pci->edma.nr_irqs = 1;
1032 for (; pci->edma.nr_irqs < ch_cnt; pci->edma.nr_irqs++) {
1033 snprintf(name, sizeof(name), "dma%d", pci->edma.nr_irqs);
1043 static int dw_pcie_edma_ll_alloc(struct dw_pcie *pci)
1049 for (i = 0; i < pci->edma.ll_wr_cnt; i++) {
1050 ll = &pci->edma.ll_region_wr[i];
1052 ll->vaddr.mem = dmam_alloc_coherent(pci->dev, ll->sz,
1060 for (i = 0; i < pci->edma.ll_rd_cnt; i++) {
1061 ll = &pci->edma.ll_region_rd[i];
1063 ll->vaddr.mem = dmam_alloc_coherent(pci->dev, ll->sz,
1074 int dw_pcie_edma_detect(struct dw_pcie *pci)
1079 ret = dw_pcie_edma_find_chip(pci);
1084 ret = dw_pcie_edma_irq_verify(pci);
1086 dev_err(pci->dev, "Invalid eDMA IRQs found\n");
1090 ret = dw_pcie_edma_ll_alloc(pci);
1092 dev_err(pci->dev, "Couldn't allocate LLP memory\n");
1097 ret = dw_edma_probe(&pci->edma);
1099 dev_err(pci->dev, "Couldn't register eDMA device\n");
1103 dev_info(pci->dev, "eDMA: unroll %s, %hu wr, %hu rd\n",
1104 pci->edma.mf == EDMA_MF_EDMA_UNROLL ? "T" : "F",
1105 pci->edma.ll_wr_cnt, pci->edma.ll_rd_cnt);
1110 void dw_pcie_edma_remove(struct dw_pcie *pci)
1112 dw_edma_remove(&pci->edma);
1115 void dw_pcie_setup(struct dw_pcie *pci)
1119 dw_pcie_link_set_max_speed(pci);
1122 if (pci->n_fts[0]) {
1123 val = dw_pcie_readl_dbi(pci, PCIE_PORT_AFR);
1125 val |= PORT_AFR_N_FTS(pci->n_fts[0]);
1126 val |= PORT_AFR_CC_N_FTS(pci->n_fts[0]);
1127 dw_pcie_writel_dbi(pci, PCIE_PORT_AFR, val);
1131 if (pci->n_fts[1]) {
1132 val = dw_pcie_readl_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL);
1134 val |= pci->n_fts[1];
1135 dw_pcie_writel_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL, val);
1138 if (dw_pcie_cap_is(pci, CDM_CHECK)) {
1139 val = dw_pcie_readl_dbi(pci, PCIE_PL_CHK_REG_CONTROL_STATUS);
1142 dw_pcie_writel_dbi(pci, PCIE_PL_CHK_REG_CONTROL_STATUS, val);
1145 val = dw_pcie_readl_dbi(pci, PCIE_PORT_LINK_CONTROL);
1148 dw_pcie_writel_dbi(pci, PCIE_PORT_LINK_CONTROL, val);
1150 dw_pcie_link_set_max_link_width(pci, pci->num_lanes);
1153 resource_size_t dw_pcie_parent_bus_offset(struct dw_pcie *pci,
1157 struct device *dev = pci->dev;
1173 fixup = pci->ops ? pci->ops->cpu_addr_fixup : NULL;
1175 fixup_addr = fixup(pci, cpu_phys_addr);
1190 if (pci->use_parent_dt_ranges) {