249 	ctrl = readq(iommu->mmio_base + MMIO_CONTROL_OFFSET);  in init_translation_status()
372 	memcpy_toio(iommu->mmio_base + MMIO_EXCL_BASE_OFFSET,  in iommu_set_exclusion_range()
376 	memcpy_toio(iommu->mmio_base + MMIO_EXCL_LIMIT_OFFSET,  in iommu_set_exclusion_range()
392 	memcpy_toio(iommu->mmio_base + MMIO_EXCL_BASE_OFFSET,  in iommu_set_cwwb_range()
399 	memcpy_toio(iommu->mmio_base + MMIO_EXCL_LIMIT_OFFSET,  in iommu_set_cwwb_range()
410 	BUG_ON(iommu->mmio_base == NULL);  in iommu_set_device_table()
417 	memcpy_toio(iommu->mmio_base + MMIO_DEV_TABLE_OFFSET,  in iommu_set_device_table()
425 	ctrl = readq(iommu->mmio_base +  MMIO_CONTROL_OFFSET);  in iommu_feature_set()
429 	writeq(ctrl, iommu->mmio_base +  MMIO_CONTROL_OFFSET);  in iommu_feature_set()
451 	if (!iommu->mmio_base)  in iommu_disable()
494 	if (iommu->mmio_base)  in iommu_unmap_mmio_space()
495 		iounmap(iommu->mmio_base);  in iommu_unmap_mmio_space()
761 	status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);  in amd_iommu_restart_log()
770 	writel(status_overflow_mask, iommu->mmio_base + MMIO_STATUS_OFFSET);  in amd_iommu_restart_log()
806 	writel(0x00, iommu->mmio_base + MMIO_CMD_HEAD_OFFSET);  in amd_iommu_reset_cmd_buffer()
807 	writel(0x00, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);  in amd_iommu_reset_cmd_buffer()
831 		memcpy_toio(iommu->mmio_base + MMIO_CMD_BUF_OFFSET,  in iommu_enable_command_buffer()
902 			memcpy_toio(iommu->mmio_base + MMIO_EVT_BUF_OFFSET,  in iommu_enable_event_buffer()
907 		writel(0x00, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);  in iommu_enable_event_buffer()
908 		writel(0x00, iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);  in iommu_enable_event_buffer()
945 	memcpy_toio(iommu->mmio_base + MMIO_GA_LOG_BASE_OFFSET,  in iommu_ga_log_enable()
949 	memcpy_toio(iommu->mmio_base + MMIO_GA_LOG_TAIL_OFFSET,  in iommu_ga_log_enable()
951 	writel(0x00, iommu->mmio_base + MMIO_GA_HEAD_OFFSET);  in iommu_ga_log_enable()
952 	writel(0x00, iommu->mmio_base + MMIO_GA_TAIL_OFFSET);  in iommu_ga_log_enable()
959 		status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);  in iommu_ga_log_enable()
1009 		paddr = readq(iommu->mmio_base + MMIO_EVT_BUF_OFFSET) & PM_ADDR_MASK;  in remap_event_buffer()
1023 	paddr = readq(iommu->mmio_base + MMIO_CMD_BUF_OFFSET) & PM_ADDR_MASK;  in remap_command_buffer()
1039 		paddr = readq(iommu->mmio_base + MMIO_EXCL_BASE_OFFSET) & PM_ADDR_MASK;  in remap_or_alloc_cwwb_sem()
1167 	lo = readl(iommu->mmio_base + MMIO_DEV_TABLE_OFFSET);  in __reuse_device_table()
1168 	hi = readl(iommu->mmio_base + MMIO_DEV_TABLE_OFFSET + 4);  in __reuse_device_table()
1960 	iommu->mmio_base = iommu_map_mmio_space(iommu->mmio_phys,  in init_iommu_one()
1962 	if (!iommu->mmio_base)  in init_iommu_one()
2094 	val = readl(iommu->mmio_base + MMIO_CNTR_CONF_OFFSET);  in init_iommu_perf_ctr()
2147 	features = readq(iommu->mmio_base + MMIO_EXT_FEATURES);  in late_iommu_features_init()
2148 	features2 = readq(iommu->mmio_base + MMIO_EXT_FEATURES2);  in late_iommu_features_init()
2461 	writeq(xt.capxt, iommu->mmio_base + irqd->hwirq);  in intcapxt_unmask_irq()
2468 	writeq(0, iommu->mmio_base + irqd->hwirq);  in intcapxt_mask_irq()
2882 	ctrl = readq(iommu->mmio_base +  MMIO_CONTROL_OFFSET);  in iommu_enable_irtcachedis()
3003 		status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);  in enable_iommus_vapic()
3015 			status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);  in enable_iommus_vapic()
4000 		writel((u32)val, iommu->mmio_base + offset);  in iommu_pc_get_set_reg()
4001 		writel((val >> 32), iommu->mmio_base + offset + 4);  in iommu_pc_get_set_reg()
4003 		*value = readl(iommu->mmio_base + offset + 4);  in iommu_pc_get_set_reg()
4005 		*value |= readl(iommu->mmio_base + offset);  in iommu_pc_get_set_reg()