659 #define DSI_PORT_READ(offset) \  macro
717 	u32 afec0 = DSI_PORT_READ(PHY_AFEC0);  in vc4_dsi_latch_ulps()
747 	bool ulps_currently_enabled = (DSI_PORT_READ(PHY_AFEC0) &  in vc4_dsi_ulps()
754 	DSI_PORT_WRITE(PHYC, DSI_PORT_READ(PHYC) | phyc_ulps);  in vc4_dsi_ulps()
755 	ret = wait_for((DSI_PORT_READ(STAT) & stat_ulps) == stat_ulps, 200);  in vc4_dsi_ulps()
759 			 DSI_PORT_READ(STAT));  in vc4_dsi_ulps()
760 		DSI_PORT_WRITE(PHYC, DSI_PORT_READ(PHYC) & ~phyc_ulps);  in vc4_dsi_ulps()
773 	DSI_PORT_WRITE(PHYC, DSI_PORT_READ(PHYC) & ~phyc_ulps);  in vc4_dsi_ulps()
774 	ret = wait_for((DSI_PORT_READ(STAT) & stat_stop) == stat_stop, 200);  in vc4_dsi_ulps()
778 			 DSI_PORT_READ(STAT));  in vc4_dsi_ulps()
779 		DSI_PORT_WRITE(PHYC, DSI_PORT_READ(PHYC) & ~phyc_ulps);  in vc4_dsi_ulps()
808 	disp0_ctrl = DSI_PORT_READ(DISP0_CTRL);  in vc4_dsi_bridge_disable()
940 	DSI_PORT_WRITE(STAT, DSI_PORT_READ(STAT));  in vc4_dsi_bridge_pre_enable()
1098 		       DSI_PORT_READ(CTRL) |  in vc4_dsi_bridge_pre_enable()
1120 		DSI_PORT_WRITE(CTRL, DSI_PORT_READ(CTRL) | DSI0_CTRL_CTRL0);  in vc4_dsi_bridge_pre_enable()
1122 		DSI_PORT_WRITE(CTRL, DSI_PORT_READ(CTRL) | DSI1_CTRL_EN);  in vc4_dsi_bridge_pre_enable()
1126 		       DSI_PORT_READ(PHY_AFEC0) &  in vc4_dsi_bridge_pre_enable()
1152 	disp0_ctrl = DSI_PORT_READ(DISP0_CTRL);  in vc4_dsi_bridge_enable()
1289 			DSI_PORT_READ(INT_STAT));  in vc4_dsi_host_transfer()
1301 		u32 rxpkt1h = DSI_PORT_READ(RXPKT1H);  in vc4_dsi_host_transfer()
1334 	DSI_PORT_WRITE(TXPKT1C, DSI_PORT_READ(TXPKT1C) & ~DSI_TXPKT1C_CMD_EN);  in vc4_dsi_host_transfer()
1337 		       DSI_PORT_READ(CTRL) |  in vc4_dsi_host_transfer()
1488 	u32 stat = DSI_PORT_READ(INT_STAT);  in vc4_dsi_irq_defer_to_thread_handler()
1503 	u32 stat = DSI_PORT_READ(INT_STAT);  in vc4_dsi_irq_handler()
1677 	if (DSI_PORT_READ(ID) != DSI_ID_VALUE) {  in vc4_dsi_bind()
1679 			DSI_PORT_READ(ID), DSI_ID_VALUE);  in vc4_dsi_bind()
1730 	DSI_PORT_WRITE(INT_STAT, DSI_PORT_READ(INT_STAT));  in vc4_dsi_bind()