663 #define DSI_PORT_BIT(bit) (dsi->variant->port ? DSI1_##bit : DSI0_##bit)  macro
720 		afec0 |= DSI_PORT_BIT(PHY_AFEC0_LATCH_ULPS);  in vc4_dsi_latch_ulps()
722 		afec0 &= ~DSI_PORT_BIT(PHY_AFEC0_LATCH_ULPS);  in vc4_dsi_latch_ulps()
731 	u32 phyc_ulps = ((non_continuous ? DSI_PORT_BIT(PHYC_CLANE_ULPS) : 0) |  in vc4_dsi_ulps()
748 				       DSI_PORT_BIT(PHY_AFEC0_LATCH_ULPS));  in vc4_dsi_ulps()
933 		       DSI_PORT_BIT(CTRL_RESET_FIFOS));  in vc4_dsi_bridge_pre_enable()
1090 		       DSI_PORT_BIT(PHYC_CLANE_ENABLE) |  in vc4_dsi_bridge_pre_enable()
1092 			0 : DSI_PORT_BIT(PHYC_HS_CLK_CONTINUOUS)) |  in vc4_dsi_bridge_pre_enable()
1127 		       ~DSI_PORT_BIT(PHY_AFEC0_RESET));  in vc4_dsi_bridge_pre_enable()
1295 	DSI_PORT_WRITE(INT_EN, DSI_PORT_BIT(INTERRUPTS_ALWAYS_ENABLED));  in vc4_dsi_host_transfer()
1338 		       DSI_PORT_BIT(CTRL_RESET_FIFOS));  in vc4_dsi_host_transfer()
1341 	DSI_PORT_WRITE(INT_EN, DSI_PORT_BIT(INTERRUPTS_ALWAYS_ENABLED));  in vc4_dsi_host_transfer()
1509 			 DSI_PORT_BIT(INT_ERR_SYNC_ESC), "LPDT sync");  in vc4_dsi_irq_handler()
1511 			 DSI_PORT_BIT(INT_ERR_CONTROL), "data lane 0 sequence");  in vc4_dsi_irq_handler()
1513 			 DSI_PORT_BIT(INT_ERR_CONT_LP0), "LP0 contention");  in vc4_dsi_irq_handler()
1515 			 DSI_PORT_BIT(INT_ERR_CONT_LP1), "LP1 contention");  in vc4_dsi_irq_handler()
1517 			 DSI_PORT_BIT(INT_HSTX_TO), "HSTX timeout");  in vc4_dsi_irq_handler()
1519 			 DSI_PORT_BIT(INT_LPRX_TO), "LPRX timeout");  in vc4_dsi_irq_handler()
1521 			 DSI_PORT_BIT(INT_TA_TO), "turnaround timeout");  in vc4_dsi_irq_handler()
1523 			 DSI_PORT_BIT(INT_PR_TO), "peripheral reset timeout");  in vc4_dsi_irq_handler()
1527 		    DSI_PORT_BIT(INT_PHY_DIR_RTF))) {  in vc4_dsi_irq_handler()
1530 	} else if (stat & DSI_PORT_BIT(INT_HSTX_TO)) {  in vc4_dsi_irq_handler()