Lines Matching +full:26 +full:mhz

85 #define PLLC_IDDQ_BIT 26
92 #define PLLCX_BASE_LOCK (BIT(26)|BIT(27))
100 #define OSC_CTRL_PLL_REF_DIV_SHIFT	26
171 	{ 13000000, 600000000,  92, 1, 2, 0 }, /* actual: 598.0 MHz */
172 	{ 16800000, 600000000,  71, 1, 2, 0 }, /* actual: 596.4 MHz */
173 	{ 19200000, 600000000,  62, 1, 2, 0 }, /* actual: 595.2 MHz */
174 	{ 26000000, 600000000,  92, 2, 2, 0 }, /* actual: 598.0 MHz */
182 	.cf_max = 19200000, /* s/w policy, h/w capability 50 MHz */
222 	{ 13000000, 600000000,  92, 1, 2, 0 }, /* actual: 598.0 MHz */
223 	{ 16800000, 600000000,  71, 1, 2, 0 }, /* actual: 596.4 MHz */
224 	{ 19200000, 600000000,  62, 1, 2, 0 }, /* actual: 595.2 MHz */
225 	{ 26000000, 600000000,  92, 2, 2, 0 }, /* actual: 598.0 MHz */
292 	{ 12000000, 800000000, 66, 1, 1, 0 }, /* actual: 792.0 MHz */
293 	{ 13000000, 800000000, 61, 1, 1, 0 }, /* actual: 793.0 MHz */
294 	{ 16800000, 800000000, 47, 1, 1, 0 }, /* actual: 789.6 MHz */
295 	{ 19200000, 800000000, 41, 1, 1, 0 }, /* actual: 787.2 MHz */
296 	{ 26000000, 800000000, 61, 2, 1, 0 }, /* actual: 793.0 MHz */
304 	.cf_max = 19200000, /* s/w policy, h/w capability 50 MHz */
336 	{ 26000000, 216000000, 432, 26, 2, 8 },
393 	{ 26000000,  216000000,  864, 26, 4, 12 },
398 	{ 26000000,  594000000,  594, 26, 1, 12 },
402 	{ 26000000, 1000000000, 1000, 26, 1, 12 },
462 	{ 26000000, 480000000, 960, 26, 2, 12 },
487 	{ 12000000, 1000000000, 83, 1, 1, 0 }, /* actual: 996.0 MHz */
488 	{ 13000000, 1000000000, 76, 1, 1, 0 }, /* actual: 988.0 MHz */
489 	{ 16800000, 1000000000, 59, 1, 1, 0 }, /* actual: 991.2 MHz */
490 	{ 19200000, 1000000000, 52, 1, 1, 0 }, /* actual: 998.4 MHz */
491 	{ 26000000, 1000000000, 76, 2, 1, 0 }, /* actual: 988.0 MHz */
499 	.cf_max = 19200000, /* s/w policy, h/w capability 50 MHz */
522 	{ 312000000, 100000000, 200, 26, 24, 13 },
588 	.cf_max = 19200000, /* s/w policy, h/w capability 38 MHz */