Lines Matching +full:clkr +full:- +full:- +full:-
1 // SPDX-License-Identifier: GPL-2.0-only
3 * Copyright (c) 2020-2021, The Linux Foundation. All rights reserved.
7 #include <linux/clk-provider.h>
16 #include <dt-bindings/clock/qcom,sm8450-dispcc.h>
19 #include "clk-alpha-pll.h"
20 #include "clk-branch.h"
21 #include "clk-pll.h"
22 #include "clk-rcg.h"
23 #include "clk-regmap.h"
24 #include "clk-regmap-divider.h"
25 #include "clk-regmap-mux.h"
115 .clkr = {
165 .clkr = {
260 { .hw = &disp_cc_pll0.clkr.hw },
261 { .hw = &disp_cc_pll1.clkr.hw },
262 { .hw = &disp_cc_pll1.clkr.hw },
273 { .hw = &disp_cc_pll1.clkr.hw },
274 { .hw = &disp_cc_pll1.clkr.hw },
298 .clkr.hw.init = &(struct clk_init_data) {
318 .clkr.hw.init = &(struct clk_init_data) {
333 .clkr.hw.init = &(struct clk_init_data) {
348 .clkr.hw.init = &(struct clk_init_data) {
362 .clkr.hw.init = &(struct clk_init_data) {
377 .clkr.hw.init = &(struct clk_init_data) {
392 .clkr.hw.init = &(struct clk_init_data) {
407 .clkr.hw.init = &(struct clk_init_data) {
421 .clkr.hw.init = &(struct clk_init_data) {
436 .clkr.hw.init = &(struct clk_init_data) {
451 .clkr.hw.init = &(struct clk_init_data) {
466 .clkr.hw.init = &(struct clk_init_data) {
480 .clkr.hw.init = &(struct clk_init_data) {
495 .clkr.hw.init = &(struct clk_init_data) {
510 .clkr.hw.init = &(struct clk_init_data) {
525 .clkr.hw.init = &(struct clk_init_data) {
539 .clkr.hw.init = &(struct clk_init_data) {
554 .clkr.hw.init = &(struct clk_init_data) {
569 .clkr.hw.init = &(struct clk_init_data) {
584 .clkr.hw.init = &(struct clk_init_data) {
612 .clkr.hw.init = &(struct clk_init_data) {
627 .clkr.hw.init = &(struct clk_init_data) {
642 .clkr.hw.init = &(struct clk_init_data) {
665 .clkr.hw.init = &(struct clk_init_data) {
680 .clkr.hw.init = &(struct clk_init_data) {
700 .clkr.hw.init = &(struct clk_init_data) {
715 .clkr.hw.init = &(struct clk_init_data) {
728 .clkr.hw.init = &(struct clk_init_data) {
731 &disp_cc_mdss_byte0_clk_src.clkr.hw,
742 .clkr.hw.init = &(struct clk_init_data) {
745 &disp_cc_mdss_byte1_clk_src.clkr.hw,
756 .clkr.hw.init = &(struct clk_init_data) {
759 &disp_cc_mdss_dptx0_link_clk_src.clkr.hw,
771 .clkr.hw.init = &(struct clk_init_data) {
774 &disp_cc_mdss_dptx1_link_clk_src.clkr.hw,
786 .clkr.hw.init = &(struct clk_init_data) {
789 &disp_cc_mdss_dptx2_link_clk_src.clkr.hw,
801 .clkr.hw.init = &(struct clk_init_data) {
804 &disp_cc_mdss_dptx3_link_clk_src.clkr.hw,
815 .clkr = {
821 &disp_cc_mdss_ahb_clk_src.clkr.hw,
833 .clkr = {
839 &disp_cc_mdss_ahb_clk_src.clkr.hw,
851 .clkr = {
857 &disp_cc_mdss_byte0_clk_src.clkr.hw,
869 .clkr = {
875 &disp_cc_mdss_byte0_div_clk_src.clkr.hw,
887 .clkr = {
893 &disp_cc_mdss_byte1_clk_src.clkr.hw,
905 .clkr = {
911 &disp_cc_mdss_byte1_div_clk_src.clkr.hw,
923 .clkr = {
929 &disp_cc_mdss_dptx0_aux_clk_src.clkr.hw,
941 .clkr = {
947 &disp_cc_mdss_dptx0_link_clk_src.clkr.hw,
959 .clkr = {
965 &disp_cc_mdss_dptx0_link_clk_src.clkr.hw,
977 .clkr = {
983 &disp_cc_mdss_dptx0_link_div_clk_src.clkr.hw,
995 .clkr = {
1001 &disp_cc_mdss_dptx0_pixel0_clk_src.clkr.hw,
1013 .clkr = {
1019 &disp_cc_mdss_dptx0_pixel1_clk_src.clkr.hw,
1031 .clkr = {
1037 &disp_cc_mdss_dptx0_link_div_clk_src.clkr.hw,
1049 .clkr = {
1055 &disp_cc_mdss_dptx1_aux_clk_src.clkr.hw,
1067 .clkr = {
1073 &disp_cc_mdss_dptx1_link_clk_src.clkr.hw,
1085 .clkr = {
1091 &disp_cc_mdss_dptx1_link_clk_src.clkr.hw,
1103 .clkr = {
1109 &disp_cc_mdss_dptx1_link_div_clk_src.clkr.hw,
1121 .clkr = {
1127 &disp_cc_mdss_dptx1_pixel0_clk_src.clkr.hw,
1139 .clkr = {
1145 &disp_cc_mdss_dptx1_pixel1_clk_src.clkr.hw,
1157 .clkr = {
1163 &disp_cc_mdss_dptx0_link_div_clk_src.clkr.hw,
1175 .clkr = {
1181 &disp_cc_mdss_dptx2_aux_clk_src.clkr.hw,
1193 .clkr = {
1199 &disp_cc_mdss_dptx2_link_clk_src.clkr.hw,
1211 .clkr = {
1217 &disp_cc_mdss_dptx2_link_clk_src.clkr.hw,
1229 .clkr = {
1235 &disp_cc_mdss_dptx2_link_div_clk_src.clkr.hw,
1247 .clkr = {
1253 &disp_cc_mdss_dptx2_pixel0_clk_src.clkr.hw,
1265 .clkr = {
1271 &disp_cc_mdss_dptx2_pixel1_clk_src.clkr.hw,
1283 .clkr = {
1289 &disp_cc_mdss_dptx3_aux_clk_src.clkr.hw,
1301 .clkr = {
1307 &disp_cc_mdss_dptx3_link_clk_src.clkr.hw,
1319 .clkr = {
1325 &disp_cc_mdss_dptx3_link_clk_src.clkr.hw,
1337 .clkr = {
1343 &disp_cc_mdss_dptx3_link_div_clk_src.clkr.hw,
1355 .clkr = {
1361 &disp_cc_mdss_dptx3_pixel0_clk_src.clkr.hw,
1373 .clkr = {
1379 &disp_cc_mdss_esc0_clk_src.clkr.hw,
1391 .clkr = {
1397 &disp_cc_mdss_esc1_clk_src.clkr.hw,
1409 .clkr = {
1415 &disp_cc_mdss_mdp_clk_src.clkr.hw,
1427 .clkr = {
1433 &disp_cc_mdss_mdp_clk_src.clkr.hw,
1445 .clkr = {
1451 &disp_cc_mdss_mdp_clk_src.clkr.hw,
1463 .clkr = {
1469 &disp_cc_mdss_mdp_clk_src.clkr.hw,
1481 .clkr = {
1487 &disp_cc_mdss_ahb_clk_src.clkr.hw,
1499 .clkr = {
1505 &disp_cc_mdss_pclk0_clk_src.clkr.hw,
1517 .clkr = {
1523 &disp_cc_mdss_pclk1_clk_src.clkr.hw,
1535 .clkr = {
1541 &disp_cc_mdss_rot_clk_src.clkr.hw,
1553 .clkr = {
1559 &disp_cc_mdss_rot_clk_src.clkr.hw,
1571 .clkr = {
1577 &disp_cc_mdss_ahb_clk_src.clkr.hw,
1589 .clkr = {
1595 &disp_cc_mdss_vsync_clk_src.clkr.hw,
1607 .clkr = {
1613 &disp_cc_mdss_vsync_clk_src.clkr.hw,
1625 .clkr = {
1631 &disp_cc_mdss_vsync_clk_src.clkr.hw,
1643 .clkr = {
1649 &disp_cc_sleep_clk_src.clkr.hw,
1677 [DISP_CC_MDSS_AHB1_CLK] = &disp_cc_mdss_ahb1_clk.clkr,
1678 [DISP_CC_MDSS_AHB_CLK] = &disp_cc_mdss_ahb_clk.clkr,
1679 [DISP_CC_MDSS_AHB_CLK_SRC] = &disp_cc_mdss_ahb_clk_src.clkr,
1680 [DISP_CC_MDSS_BYTE0_CLK] = &disp_cc_mdss_byte0_clk.clkr,
1681 [DISP_CC_MDSS_BYTE0_CLK_SRC] = &disp_cc_mdss_byte0_clk_src.clkr,
1682 [DISP_CC_MDSS_BYTE0_DIV_CLK_SRC] = &disp_cc_mdss_byte0_div_clk_src.clkr,
1683 [DISP_CC_MDSS_BYTE0_INTF_CLK] = &disp_cc_mdss_byte0_intf_clk.clkr,
1684 [DISP_CC_MDSS_BYTE1_CLK] = &disp_cc_mdss_byte1_clk.clkr,
1685 [DISP_CC_MDSS_BYTE1_CLK_SRC] = &disp_cc_mdss_byte1_clk_src.clkr,
1686 [DISP_CC_MDSS_BYTE1_DIV_CLK_SRC] = &disp_cc_mdss_byte1_div_clk_src.clkr,
1687 [DISP_CC_MDSS_BYTE1_INTF_CLK] = &disp_cc_mdss_byte1_intf_clk.clkr,
1688 [DISP_CC_MDSS_DPTX0_AUX_CLK] = &disp_cc_mdss_dptx0_aux_clk.clkr,
1689 [DISP_CC_MDSS_DPTX0_AUX_CLK_SRC] = &disp_cc_mdss_dptx0_aux_clk_src.clkr,
1690 [DISP_CC_MDSS_DPTX0_CRYPTO_CLK] = &disp_cc_mdss_dptx0_crypto_clk.clkr,
1691 [DISP_CC_MDSS_DPTX0_LINK_CLK] = &disp_cc_mdss_dptx0_link_clk.clkr,
1692 [DISP_CC_MDSS_DPTX0_LINK_CLK_SRC] = &disp_cc_mdss_dptx0_link_clk_src.clkr,
1693 [DISP_CC_MDSS_DPTX0_LINK_DIV_CLK_SRC] = &disp_cc_mdss_dptx0_link_div_clk_src.clkr,
1694 [DISP_CC_MDSS_DPTX0_LINK_INTF_CLK] = &disp_cc_mdss_dptx0_link_intf_clk.clkr,
1695 [DISP_CC_MDSS_DPTX0_PIXEL0_CLK] = &disp_cc_mdss_dptx0_pixel0_clk.clkr,
1696 [DISP_CC_MDSS_DPTX0_PIXEL0_CLK_SRC] = &disp_cc_mdss_dptx0_pixel0_clk_src.clkr,
1697 [DISP_CC_MDSS_DPTX0_PIXEL1_CLK] = &disp_cc_mdss_dptx0_pixel1_clk.clkr,
1698 [DISP_CC_MDSS_DPTX0_PIXEL1_CLK_SRC] = &disp_cc_mdss_dptx0_pixel1_clk_src.clkr,
1700 &disp_cc_mdss_dptx0_usb_router_link_intf_clk.clkr,
1701 [DISP_CC_MDSS_DPTX1_AUX_CLK] = &disp_cc_mdss_dptx1_aux_clk.clkr,
1702 [DISP_CC_MDSS_DPTX1_AUX_CLK_SRC] = &disp_cc_mdss_dptx1_aux_clk_src.clkr,
1703 [DISP_CC_MDSS_DPTX1_CRYPTO_CLK] = &disp_cc_mdss_dptx1_crypto_clk.clkr,
1704 [DISP_CC_MDSS_DPTX1_LINK_CLK] = &disp_cc_mdss_dptx1_link_clk.clkr,
1705 [DISP_CC_MDSS_DPTX1_LINK_CLK_SRC] = &disp_cc_mdss_dptx1_link_clk_src.clkr,
1706 [DISP_CC_MDSS_DPTX1_LINK_DIV_CLK_SRC] = &disp_cc_mdss_dptx1_link_div_clk_src.clkr,
1707 [DISP_CC_MDSS_DPTX1_LINK_INTF_CLK] = &disp_cc_mdss_dptx1_link_intf_clk.clkr,
1708 [DISP_CC_MDSS_DPTX1_PIXEL0_CLK] = &disp_cc_mdss_dptx1_pixel0_clk.clkr,
1709 [DISP_CC_MDSS_DPTX1_PIXEL0_CLK_SRC] = &disp_cc_mdss_dptx1_pixel0_clk_src.clkr,
1710 [DISP_CC_MDSS_DPTX1_PIXEL1_CLK] = &disp_cc_mdss_dptx1_pixel1_clk.clkr,
1711 [DISP_CC_MDSS_DPTX1_PIXEL1_CLK_SRC] = &disp_cc_mdss_dptx1_pixel1_clk_src.clkr,
1713 &disp_cc_mdss_dptx1_usb_router_link_intf_clk.clkr,
1714 [DISP_CC_MDSS_DPTX2_AUX_CLK] = &disp_cc_mdss_dptx2_aux_clk.clkr,
1715 [DISP_CC_MDSS_DPTX2_AUX_CLK_SRC] = &disp_cc_mdss_dptx2_aux_clk_src.clkr,
1716 [DISP_CC_MDSS_DPTX2_CRYPTO_CLK] = &disp_cc_mdss_dptx2_crypto_clk.clkr,
1717 [DISP_CC_MDSS_DPTX2_LINK_CLK] = &disp_cc_mdss_dptx2_link_clk.clkr,
1718 [DISP_CC_MDSS_DPTX2_LINK_CLK_SRC] = &disp_cc_mdss_dptx2_link_clk_src.clkr,
1719 [DISP_CC_MDSS_DPTX2_LINK_DIV_CLK_SRC] = &disp_cc_mdss_dptx2_link_div_clk_src.clkr,
1720 [DISP_CC_MDSS_DPTX2_LINK_INTF_CLK] = &disp_cc_mdss_dptx2_link_intf_clk.clkr,
1721 [DISP_CC_MDSS_DPTX2_PIXEL0_CLK] = &disp_cc_mdss_dptx2_pixel0_clk.clkr,
1722 [DISP_CC_MDSS_DPTX2_PIXEL0_CLK_SRC] = &disp_cc_mdss_dptx2_pixel0_clk_src.clkr,
1723 [DISP_CC_MDSS_DPTX2_PIXEL1_CLK] = &disp_cc_mdss_dptx2_pixel1_clk.clkr,
1724 [DISP_CC_MDSS_DPTX2_PIXEL1_CLK_SRC] = &disp_cc_mdss_dptx2_pixel1_clk_src.clkr,
1725 [DISP_CC_MDSS_DPTX3_AUX_CLK] = &disp_cc_mdss_dptx3_aux_clk.clkr,
1726 [DISP_CC_MDSS_DPTX3_AUX_CLK_SRC] = &disp_cc_mdss_dptx3_aux_clk_src.clkr,
1727 [DISP_CC_MDSS_DPTX3_CRYPTO_CLK] = &disp_cc_mdss_dptx3_crypto_clk.clkr,
1728 [DISP_CC_MDSS_DPTX3_LINK_CLK] = &disp_cc_mdss_dptx3_link_clk.clkr,
1729 [DISP_CC_MDSS_DPTX3_LINK_CLK_SRC] = &disp_cc_mdss_dptx3_link_clk_src.clkr,
1730 [DISP_CC_MDSS_DPTX3_LINK_DIV_CLK_SRC] = &disp_cc_mdss_dptx3_link_div_clk_src.clkr,
1731 [DISP_CC_MDSS_DPTX3_LINK_INTF_CLK] = &disp_cc_mdss_dptx3_link_intf_clk.clkr,
1732 [DISP_CC_MDSS_DPTX3_PIXEL0_CLK] = &disp_cc_mdss_dptx3_pixel0_clk.clkr,
1733 [DISP_CC_MDSS_DPTX3_PIXEL0_CLK_SRC] = &disp_cc_mdss_dptx3_pixel0_clk_src.clkr,
1734 [DISP_CC_MDSS_ESC0_CLK] = &disp_cc_mdss_esc0_clk.clkr,
1735 [DISP_CC_MDSS_ESC0_CLK_SRC] = &disp_cc_mdss_esc0_clk_src.clkr,
1736 [DISP_CC_MDSS_ESC1_CLK] = &disp_cc_mdss_esc1_clk.clkr,
1737 [DISP_CC_MDSS_ESC1_CLK_SRC] = &disp_cc_mdss_esc1_clk_src.clkr,
1738 [DISP_CC_MDSS_MDP1_CLK] = &disp_cc_mdss_mdp1_clk.clkr,
1739 [DISP_CC_MDSS_MDP_CLK] = &disp_cc_mdss_mdp_clk.clkr,
1740 [DISP_CC_MDSS_MDP_CLK_SRC] = &disp_cc_mdss_mdp_clk_src.clkr,
1741 [DISP_CC_MDSS_MDP_LUT1_CLK] = &disp_cc_mdss_mdp_lut1_clk.clkr,
1742 [DISP_CC_MDSS_MDP_LUT_CLK] = &disp_cc_mdss_mdp_lut_clk.clkr,
1743 [DISP_CC_MDSS_NON_GDSC_AHB_CLK] = &disp_cc_mdss_non_gdsc_ahb_clk.clkr,
1744 [DISP_CC_MDSS_PCLK0_CLK] = &disp_cc_mdss_pclk0_clk.clkr,
1745 [DISP_CC_MDSS_PCLK0_CLK_SRC] = &disp_cc_mdss_pclk0_clk_src.clkr,
1746 [DISP_CC_MDSS_PCLK1_CLK] = &disp_cc_mdss_pclk1_clk.clkr,
1747 [DISP_CC_MDSS_PCLK1_CLK_SRC] = &disp_cc_mdss_pclk1_clk_src.clkr,
1748 [DISP_CC_MDSS_ROT1_CLK] = &disp_cc_mdss_rot1_clk.clkr,
1749 [DISP_CC_MDSS_ROT_CLK] = &disp_cc_mdss_rot_clk.clkr,
1750 [DISP_CC_MDSS_ROT_CLK_SRC] = &disp_cc_mdss_rot_clk_src.clkr,
1751 [DISP_CC_MDSS_RSCC_AHB_CLK] = &disp_cc_mdss_rscc_ahb_clk.clkr,
1752 [DISP_CC_MDSS_RSCC_VSYNC_CLK] = &disp_cc_mdss_rscc_vsync_clk.clkr,
1753 [DISP_CC_MDSS_VSYNC1_CLK] = &disp_cc_mdss_vsync1_clk.clkr,
1754 [DISP_CC_MDSS_VSYNC_CLK] = &disp_cc_mdss_vsync_clk.clkr,
1755 [DISP_CC_MDSS_VSYNC_CLK_SRC] = &disp_cc_mdss_vsync_clk_src.clkr,
1756 [DISP_CC_PLL0] = &disp_cc_pll0.clkr,
1757 [DISP_CC_PLL1] = &disp_cc_pll1.clkr,
1758 [DISP_CC_SLEEP_CLK] = &disp_cc_sleep_clk.clkr,
1759 [DISP_CC_SLEEP_CLK_SRC] = &disp_cc_sleep_clk_src.clkr,
1760 [DISP_CC_XO_CLK_SRC] = &disp_cc_xo_clk_src.clkr,
1793 { .compatible = "qcom,sm8450-dispcc" },
1794 { .compatible = "qcom,sm8475-dispcc" },
1804 ret = devm_pm_runtime_enable(&pdev->dev);
1808 ret = pm_runtime_resume_and_get(&pdev->dev);
1818 if (of_device_is_compatible(pdev->dev.of_node, "qcom,sm8475-dispcc")) {
1821 disp_cc_pll0.clkr.hw.init = &sm8475_disp_cc_pll0_init;
1825 disp_cc_pll1.clkr.hw.init = &sm8475_disp_cc_pll1_init;
1837 /* Keep some clocks always-on */
1840 ret = qcom_cc_really_probe(&pdev->dev, &disp_cc_sm8450_desc, regmap);
1844 pm_runtime_put(&pdev->dev);
1849 pm_runtime_put_sync(&pdev->dev);
1857 .name = "disp_cc-sm8450",