31 #define P4_ESCR_EVENTMASK_SHIFT	9
40 #define P4_ESCR_EVENT(v)	((v) << P4_ESCR_EVENT_SHIFT)  argument
41 #define P4_ESCR_EMASK(v)	((v) << P4_ESCR_EVENTMASK_SHIFT)  argument
42 #define P4_ESCR_TAG(v)		((v) << P4_ESCR_TAG_SHIFT)  argument
62 #define P4_CCCR_THRESHOLD(v)		((v) << P4_CCCR_THRESHOLD_SHIFT)  argument
63 #define P4_CCCR_ESEL(v)			((v) << P4_CCCR_ESCR_SELECT_SHIFT)  argument
81 #define p4_config_pack_escr(v)		(((u64)(v)) << 32)  argument
82 #define p4_config_pack_cccr(v)		(((u64)(v)) & 0xffffffffULL)  argument
83 #define p4_config_unpack_escr(v)	(((u64)(v)) >> 32)  argument
84 #define p4_config_unpack_cccr(v)	(((u64)(v)) & 0xffffffffULL)  argument
86 #define p4_config_unpack_emask(v)			\  argument
88 		u32 t = p4_config_unpack_escr((v));	\
94 #define p4_config_unpack_event(v)			\  argument
96 		u32 t = p4_config_unpack_escr((v));	\
111 #define P4_CONFIG_ALIASABLE		(1ULL << 9)
333 	 * MSR_P4_DAC_ESCR0:	8, 9
339 	 * MSR_P4_SAAT_ESCR0:	8, 9
345 	 * MSR_P4_SAAT_ESCR0:	8, 9
351 	 * MSR_P4_SAAT_ESCR0:	8, 9
403 	 * MSR_P4_FIRM_ESCR0:	8, 9
409 	 * MSR_P4_FIRM_ESCR0:	8, 9
415 	 * MSR_P4_FIRM_ESCR0:	8, 9
421 	 * MSR_P4_FIRM_ESCR0:	8, 9
427 	 * MSR_P4_FIRM_ESCR0:	8, 9
433 	 * MSR_P4_FIRM_ESCR0:	8, 9
439 	 * MSR_P4_FIRM_ESCR0:	8, 9
445 	 * MSR_P4_FIRM_ESCR0:	8, 9
493 	 * MSR_P4_DAC_ESCR0:	8, 9
634 	P4_GEN_ESCR_EMASK(P4_EVENT_BSQ_CACHE_REFERENCE, RD_3rdL_MISS, 9),
642 	P4_GEN_ESCR_EMASK(P4_EVENT_IOQ_ALLOCATION, MEM_WT, 9),
654 	P4_GEN_ESCR_EMASK(P4_EVENT_IOQ_ACTIVE_ENTRIES, MEM_WT, 9),
676 	P4_GEN_ESCR_EMASK(P4_EVENT_BSQ_ALLOCATION, REQ_DEM_TYPE, 9),
690 	P4_GEN_ESCR_EMASK(P4_EVENT_BSQ_ACTIVE_ENTRIES, REQ_DEM_TYPE, 9),
800 #define p4_config_unpack_metric(v)	(((u64)(v)) & P4_PEBS_CONFIG_METRIC_MASK)  argument
801 #define p4_config_unpack_pebs(v)	(((u64)(v)) & P4_PEBS_CONFIG_MASK)  argument
803 #define p4_config_pebs_has(v, mask)	(p4_config_unpack_pebs(v) & (mask))  argument
871  *     9-24: Event Mask (may use P4_ESCR_EMASK_BIT helper)