40 #define P4_ESCR_EVENT(v)	((v) << P4_ESCR_EVENT_SHIFT)  argument
41 #define P4_ESCR_EMASK(v)	((v) << P4_ESCR_EVENTMASK_SHIFT)  argument
42 #define P4_ESCR_TAG(v)		((v) << P4_ESCR_TAG_SHIFT)  argument
62 #define P4_CCCR_THRESHOLD(v)		((v) << P4_CCCR_THRESHOLD_SHIFT)  argument
63 #define P4_CCCR_ESEL(v)			((v) << P4_CCCR_ESCR_SELECT_SHIFT)  argument
81 #define p4_config_pack_escr(v)		(((u64)(v)) << 32)  argument
82 #define p4_config_pack_cccr(v)		(((u64)(v)) & 0xffffffffULL)  argument
83 #define p4_config_unpack_escr(v)	(((u64)(v)) >> 32)  argument
84 #define p4_config_unpack_cccr(v)	(((u64)(v)) & 0xffffffffULL)  argument
86 #define p4_config_unpack_emask(v)			\  argument
88 		u32 t = p4_config_unpack_escr((v));	\
94 #define p4_config_unpack_event(v)			\  argument
96 		u32 t = p4_config_unpack_escr((v));	\
334 	 * MSR_P4_DAC_ESCR1:	10, 11
340 	 * MSR_P4_SAAT_ESCR1:	10, 11
346 	 * MSR_P4_SAAT_ESCR1:	10, 11
352 	 * MSR_P4_SAAT_ESCR1:	10, 11
404 	 * MSR_P4_FIRM_ESCR1:	10, 11
410 	 * MSR_P4_FIRM_ESCR1:	10, 11
416 	 * MSR_P4_FIRM_ESCR1:	10, 11
422 	 * MSR_P4_FIRM_ESCR1:	10, 11
428 	 * MSR_P4_FIRM_ESCR1:	10, 11
434 	 * MSR_P4_FIRM_ESCR1:	10, 11
440 	 * MSR_P4_FIRM_ESCR1:	10, 11
446 	 * MSR_P4_FIRM_ESCR1:	10, 11
494 	 * MSR_P4_DAC_ESCR1:	10, 11
635 	P4_GEN_ESCR_EMASK(P4_EVENT_BSQ_CACHE_REFERENCE, WR_2ndL_MISS, 10),
643 	P4_GEN_ESCR_EMASK(P4_EVENT_IOQ_ALLOCATION, MEM_WP, 10),
655 	P4_GEN_ESCR_EMASK(P4_EVENT_IOQ_ACTIVE_ENTRIES, MEM_WP, 10),
677 	P4_GEN_ESCR_EMASK(P4_EVENT_BSQ_ALLOCATION, REQ_ORD_TYPE, 10),
691 	P4_GEN_ESCR_EMASK(P4_EVENT_BSQ_ACTIVE_ENTRIES, REQ_ORD_TYPE, 10),
800 #define p4_config_unpack_metric(v)	(((u64)(v)) & P4_PEBS_CONFIG_METRIC_MASK)  argument
801 #define p4_config_unpack_pebs(v)	(((u64)(v)) & P4_PEBS_CONFIG_MASK)  argument
803 #define p4_config_pebs_has(v, mask)	(p4_config_unpack_pebs(v) & (mask))  argument