Lines Matching +full:0 +full:xc01
3 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
40 let M2M3Encoding8{7-0} = Enc12{7-0};
47 def : MClassSysReg<0, 0, 0, 0x400, "apsr_g">;
48 def : MClassSysReg<0, 1, 1, 0xc00, "apsr_nzcvqg">;
49 def : MClassSysReg<0, 0, 0, 0x401, "iapsr_g">;
50 def : MClassSysReg<0, 1, 1, 0xc01, "iapsr_nzcvqg">;
51 def : MClassSysReg<0, 0, 0, 0x402, "eapsr_g">;
52 def : MClassSysReg<0, 1, 1, 0xc02, "eapsr_nzcvqg">;
53 def : MClassSysReg<0, 0, 0, 0x403, "xpsr_g">;
54 def : MClassSysReg<0, 1, 1, 0xc03, "xpsr_nzcvqg">;
57 def : MClassSysReg<0, 0, 1, 0x800, "apsr">;
58 def : MClassSysReg<1, 1, 0, 0x800, "apsr_nzcvq">;
59 def : MClassSysReg<0, 0, 1, 0x801, "iapsr">;
60 def : MClassSysReg<1, 1, 0, 0x801, "iapsr_nzcvq">;
61 def : MClassSysReg<0, 0, 1, 0x802, "eapsr">;
62 def : MClassSysReg<1, 1, 0, 0x802, "eapsr_nzcvq">;
63 def : MClassSysReg<0, 0, 1, 0x803, "xpsr">;
64 def : MClassSysReg<1, 1, 0, 0x803, "xpsr_nzcvq">;
66 def : MClassSysReg<0, 0, 1, 0x805, "ipsr">;
67 def : MClassSysReg<0, 0, 1, 0x806, "epsr">;
68 def : MClassSysReg<0, 0, 1, 0x807, "iepsr">;
69 def : MClassSysReg<0, 0, 1, 0x808, "msp">;
70 def : MClassSysReg<0, 0, 1, 0x809, "psp">;
73 def : MClassSysReg<0, 0, 1, 0x80a, "msplim">;
74 def : MClassSysReg<0, 0, 1, 0x80b, "psplim">;
77 def : MClassSysReg<0, 0, 1, 0x810, "primask">;
80 def : MClassSysReg<0, 0, 1, 0x811, "basepri">;
81 def : MClassSysReg<0, 0, 1, 0x812, "basepri_max">;
82 def : MClassSysReg<0, 0, 1, 0x813, "faultmask">;
85 def : MClassSysReg<0, 0, 1, 0x814, "control">;
88 def : MClassSysReg<0, 0, 1, 0x888, "msp_ns">;
89 def : MClassSysReg<0, 0, 1, 0x889, "psp_ns">;
93 def : MClassSysReg<0, 0, 1, 0x88a, "msplim_ns">;
94 def : MClassSysReg<0, 0, 1, 0x88b, "psplim_ns">;
97 def : MClassSysReg<0, 0, 1, 0x890, "primask_ns">;
100 def : MClassSysReg<0, 0, 1, 0x891, "basepri_ns">;
101 def : MClassSysReg<0, 0, 1, 0x893, "faultmask_ns">;
105 def : MClassSysReg<0, 0, 1, 0x894, "control_ns">;
106 def : MClassSysReg<0, 0, 1, 0x898, "sp_ns">;
110 def : MClassSysReg<0, 0, 1, 0x820, "pac_key_p_0">;
111 def : MClassSysReg<0, 0, 1, 0x821, "pac_key_p_1">;
112 def : MClassSysReg<0, 0, 1, 0x822, "pac_key_p_2">;
113 def : MClassSysReg<0, 0, 1, 0x823, "pac_key_p_3">;
114 def : MClassSysReg<0, 0, 1, 0x824, "pac_key_u_0">;
115 def : MClassSysReg<0, 0, 1, 0x825, "pac_key_u_1">;
116 def : MClassSysReg<0, 0, 1, 0x826, "pac_key_u_2">;
117 def : MClassSysReg<0, 0, 1, 0x827, "pac_key_u_3">;
118 def : MClassSysReg<0, 0, 1, 0x8a0, "pac_key_p_0_ns">;
119 def : MClassSysReg<0, 0, 1, 0x8a1, "pac_key_p_1_ns">;
120 def : MClassSysReg<0, 0, 1, 0x8a2, "pac_key_p_2_ns">;
121 def : MClassSysReg<0, 0, 1, 0x8a3, "pac_key_p_3_ns">;
122 def : MClassSysReg<0, 0, 1, 0x8a4, "pac_key_u_0_ns">;
123 def : MClassSysReg<0, 0, 1, 0x8a5, "pac_key_u_1_ns">;
124 def : MClassSysReg<0, 0, 1, 0x8a6, "pac_key_u_2_ns">;
125 def : MClassSysReg<0, 0, 1, 0x8a7, "pac_key_u_3_ns">;
139 // The values here come from B9.2.3 of the ARM ARM, where bits 4-0 are SysM
141 def : BankedReg<"r8_usr", 0x00>;
142 def : BankedReg<"r9_usr", 0x01>;
143 def : BankedReg<"r10_usr", 0x02>;
144 def : BankedReg<"r11_usr", 0x03>;
145 def : BankedReg<"r12_usr", 0x04>;
146 def : BankedReg<"sp_usr", 0x05>;
147 def : BankedReg<"lr_usr", 0x06>;
148 def : BankedReg<"r8_fiq", 0x08>;
149 def : BankedReg<"r9_fiq", 0x09>;
150 def : BankedReg<"r10_fiq", 0x0a>;
151 def : BankedReg<"r11_fiq", 0x0b>;
152 def : BankedReg<"r12_fiq", 0x0c>;
153 def : BankedReg<"sp_fiq", 0x0d>;
154 def : BankedReg<"lr_fiq", 0x0e>;
155 def : BankedReg<"lr_irq", 0x10>;
156 def : BankedReg<"sp_irq", 0x11>;
157 def : BankedReg<"lr_svc", 0x12>;
158 def : BankedReg<"sp_svc", 0x13>;
159 def : BankedReg<"lr_abt", 0x14>;
160 def : BankedReg<"sp_abt", 0x15>;
161 def : BankedReg<"lr_und", 0x16>;
162 def : BankedReg<"sp_und", 0x17>;
163 def : BankedReg<"lr_mon", 0x1c>;
164 def : BankedReg<"sp_mon", 0x1d>;
165 def : BankedReg<"elr_hyp", 0x1e>;
166 def : BankedReg<"sp_hyp", 0x1f>;
167 def : BankedReg<"spsr_fiq", 0x2e>;
168 def : BankedReg<"spsr_irq", 0x30>;
169 def : BankedReg<"spsr_svc", 0x32>;
170 def : BankedReg<"spsr_abt", 0x34>;
171 def : BankedReg<"spsr_und", 0x36>;
172 def : BankedReg<"spsr_mon", 0x3c>;
173 def : BankedReg<"spsr_hyp", 0x3e>;