1 /* 2 * CDDL HEADER START 3 * 4 * The contents of this file are subject to the terms of the 5 * Common Development and Distribution License (the "License"). 6 * You may not use this file except in compliance with the License. 7 * 8 * You can obtain a copy of the license at usr/src/OPENSOLARIS.LICENSE 9 * or http://www.opensolaris.org/os/licensing. 10 * See the License for the specific language governing permissions 11 * and limitations under the License. 12 * 13 * When distributing Covered Code, include this CDDL HEADER in each 14 * file and include the License file at usr/src/OPENSOLARIS.LICENSE. 15 * If applicable, add the following below this CDDL HEADER, with the 16 * fields enclosed by brackets "[]" replaced with your own identifying 17 * information: Portions Copyright [yyyy] [name of copyright owner] 18 * 19 * CDDL HEADER END 20 */ 21 /* 22 * Copyright 2008 Sun Microsystems, Inc. All rights reserved. 23 * Use is subject to license terms. 24 */ 25 26 #ifndef _SYS_PCIE_H 27 #define _SYS_PCIE_H 28 29 #ifdef __cplusplus 30 extern "C" { 31 #endif 32 33 #include <sys/pci.h> 34 35 /* 36 * PCI Express capability registers in PCI configuration space relative to 37 * the PCI Express Capability structure. 38 */ 39 #define PCIE_CAP_ID PCI_CAP_ID 40 #define PCIE_CAP_NEXT_PTR PCI_CAP_NEXT_PTR 41 #define PCIE_PCIECAP 0x02 /* PCI-e Capability Reg */ 42 #define PCIE_DEVCAP 0x04 /* Device Capability */ 43 #define PCIE_DEVCTL 0x08 /* Device Control */ 44 #define PCIE_DEVSTS 0x0A /* Device Status */ 45 #define PCIE_LINKCAP 0x0C /* Link Capability */ 46 #define PCIE_LINKCTL 0x10 /* Link Control */ 47 #define PCIE_LINKSTS 0x12 /* Link Status */ 48 #define PCIE_SLOTCAP 0x14 /* Slot Capability */ 49 #define PCIE_SLOTCTL 0x18 /* Slot Control */ 50 #define PCIE_SLOTSTS 0x1A /* Slot Status */ 51 #define PCIE_ROOTCTL 0x1C /* Root Control */ 52 #define PCIE_ROOTSTS 0x20 /* Root Status */ 53 54 /* 55 * PCI-Express Config Space size 56 */ 57 #define PCIE_CONF_HDR_SIZE 4096 /* PCIe configuration header size */ 58 59 /* 60 * PCI-Express Capabilities Register (2 bytes) 61 */ 62 #define PCIE_PCIECAP_VER_1_0 0x1 /* PCI-E spec 1.0 */ 63 #define PCIE_PCIECAP_VER_MASK 0xF /* Version Mask */ 64 #define PCIE_PCIECAP_DEV_TYPE_PCIE_DEV 0x00 /* PCI-E Endpont Device */ 65 #define PCIE_PCIECAP_DEV_TYPE_PCI_DEV 0x10 /* Leg PCI Endpont Device */ 66 #define PCIE_PCIECAP_DEV_TYPE_ROOT 0x40 /* Root Port of Root Complex */ 67 #define PCIE_PCIECAP_DEV_TYPE_UP 0x50 /* Upstream Port of Switch */ 68 #define PCIE_PCIECAP_DEV_TYPE_DOWN 0x60 /* Downstream Port of Switch */ 69 #define PCIE_PCIECAP_DEV_TYPE_PCIE2PCI 0x70 /* PCI-E to PCI Bridge */ 70 #define PCIE_PCIECAP_DEV_TYPE_PCI2PCIE 0x80 /* PCI to PCI-E Bridge */ 71 #define PCIE_PCIECAP_DEV_TYPE_RC_IEP 0x90 /* RootComplex Integrated Dev */ 72 #define PCIE_PCIECAP_DEV_TYPE_RC_EC 0xA0 /* RootComplex Evt Collector */ 73 #define PCIE_PCIECAP_DEV_TYPE_MASK 0xF0 /* Device/Port Type Mask */ 74 #define PCIE_PCIECAP_SLOT_IMPL 0x100 /* Slot Impl vs Integrated */ 75 #define PCIE_PCIECAP_INT_MSG_NUM 0x3E00 /* Interrupt Message Number */ 76 77 /* 78 * Device Capabilities Register (4 bytes) 79 */ 80 #define PCIE_DEVCAP_MAX_PAYLOAD_128 0x0 81 #define PCIE_DEVCAP_MAX_PAYLOAD_256 0x1 82 #define PCIE_DEVCAP_MAX_PAYLOAD_512 0x2 83 #define PCIE_DEVCAP_MAX_PAYLOAD_1024 0x3 84 #define PCIE_DEVCAP_MAX_PAYLOAD_2048 0x4 85 #define PCIE_DEVCAP_MAX_PAYLOAD_4096 0x5 86 #define PCIE_DEVCAP_MAX_PAYLOAD_MASK 0x7 /* Max Payload Size Supported */ 87 88 #define PCIE_DEVCAP_PHTM_FUNC_NONE 0x00 /* No Function # bits used */ 89 #define PCIE_DEVCAP_PHTM_FUNC_ONE 0x08 /* First most sig. bit used */ 90 #define PCIE_DEVCAP_PHTM_FUNC_TWO 0x10 /* First 2 most sig bit used */ 91 #define PCIE_DEVCAP_PHTM_FUNC_THREE 0x18 /* All 3 bits used */ 92 #define PCIE_DEVCAP_PHTM_FUNC_MASK 0x18 /* Phantom Func Supported */ 93 94 #define PCIE_DEVCAP_EXT_TAG_5BIT 0x00 /* 5-Bit Tag Field Supported */ 95 #define PCIE_DEVCAP_EXT_TAG_8BIT 0x20 /* 8-Bit Tag Field Supported */ 96 #define PCIE_DEVCAP_EXT_TAG_MASK 0x20 /* Ext. Tag Field Supported */ 97 98 #define PCIE_DEVCAP_EP_L0S_LAT_MIN 0x000 /* < 64 ns */ 99 #define PCIE_DEVCAP_EP_L0S_LAT_64ns 0x040 /* 64 ns - 128 ns */ 100 #define PCIE_DEVCAP_EP_L0S_LAT_128ns 0x080 /* 128 ns - 256 ns */ 101 #define PCIE_DEVCAP_EP_L0S_LAT_256ns 0x0C0 /* 256 ns - 512 ns */ 102 #define PCIE_DEVCAP_EP_L0S_LAT_512ns 0x100 /* 512 ns - 1 us */ 103 #define PCIE_DEVCAP_EP_L0S_LAT_1us 0x140 /* 1 us - 2 us */ 104 #define PCIE_DEVCAP_EP_L0S_LAT_2us 0x180 /* 2 us - 4 us */ 105 #define PCIE_DEVCAP_EP_L0S_LAT_MAX 0x1C0 /* > 4 us */ 106 #define PCIE_DEVCAP_EP_L0S_LAT_MASK 0x1C0 /* EP L0s Accetable Latency */ 107 108 #define PCIE_DEVCAP_EP_L1_LAT_MIN 0x000 /* < 1 us */ 109 #define PCIE_DEVCAP_EP_L1_LAT_1us 0x140 /* 1 us - 2 us */ 110 #define PCIE_DEVCAP_EP_L1_LAT_2us 0x180 /* 2 us - 4 us */ 111 #define PCIE_DEVCAP_EP_L1_LAT_4us 0x140 /* 4 us - 8 us */ 112 #define PCIE_DEVCAP_EP_L1_LAT_8us 0x180 /* 8 us - 16 us */ 113 #define PCIE_DEVCAP_EP_L1_LAT_16us 0x140 /* 16 us - 32 us */ 114 #define PCIE_DEVCAP_EP_L1_LAT_32us 0x180 /* 32 us - 64 us */ 115 #define PCIE_DEVCAP_EP_L1_LAT_MAX 0x1C0 /* > 64 us */ 116 #define PCIE_DEVCAP_EP_L1_LAT_MASK 0x700 /* EP L1 Accetable Latency */ 117 118 #define PCIE_DEVCAP_ATTN_BUTTON 0x1000 /* Attention Button Present */ 119 #define PCIE_DEVCAP_ATTN_INDICATOR 0x2000 /* Attn Indicator Present */ 120 #define PCIE_DEVCAP_PWR_INDICATOR 0x4000 /* Power Indicator Present */ 121 122 #define PCIE_DEVCAP_ROLE_BASED_ERR_REP 0x8000 /* Role Based Error Reporting */ 123 124 #define PCIE_DEVCAP_PLMT_VAL_SHIFT 18 /* Power Limit Value Shift */ 125 #define PCIE_DEVCAP_PLMT_VAL_MASK 0xFF /* Power Limit Value Mask */ 126 127 #define PCIE_DEVCAP_PLMT_SCL_1_BY_1 0x0000000 /* 1x Scale */ 128 #define PCIE_DEVCAP_PLMT_SCL_1_BY_10 0x4000000 /* 0.1x Scale */ 129 #define PCIE_DEVCAP_PLMT_SCL_1_BY_100 0x8000000 /* 0.01x Scale */ 130 #define PCIE_DEVCAP_PLMT_SCL_1_BY_1000 0xC000000 /* 0.001x Scale */ 131 #define PCIE_DEVCAP_PLMT_SCL_MASK 0xC000000 /* Power Limit Scale */ 132 133 /* 134 * Device Control Register (2 bytes) 135 */ 136 #define PCIE_DEVCTL_CE_REPORTING_EN 0x1 /* Correctable Error Enable */ 137 #define PCIE_DEVCTL_NFE_REPORTING_EN 0x2 /* Non-Fatal Error Enable */ 138 #define PCIE_DEVCTL_FE_REPORTING_EN 0x4 /* Fatal Error Enable */ 139 #define PCIE_DEVCTL_UR_REPORTING_EN 0x8 /* Unsupported Request Enable */ 140 #define PCIE_DEVCTL_ERR_MASK 0xF /* All of the above bits */ 141 142 #define PCIE_DEVCTL_RO_EN 0x10 /* Enable Relaxed Ordering */ 143 144 #define PCIE_DEVCTL_MAX_PAYLOAD_128 0x00 145 #define PCIE_DEVCTL_MAX_PAYLOAD_256 0x20 146 #define PCIE_DEVCTL_MAX_PAYLOAD_512 0x40 147 #define PCIE_DEVCTL_MAX_PAYLOAD_1024 0x60 148 #define PCIE_DEVCTL_MAX_PAYLOAD_2048 0x80 149 #define PCIE_DEVCTL_MAX_PAYLOAD_4096 0xA0 150 #define PCIE_DEVCTL_MAX_PAYLOAD_MASK 0xE0 /* Max_Payload_Size */ 151 #define PCIE_DEVCTL_MAX_PAYLOAD_SHIFT 0x5 152 153 #define PCIE_DEVCTL_EXT_TAG_FIELD_EN 0x100 /* Extended Tag Field Enable */ 154 #define PCIE_DEVCTL_PHTM_FUNC_EN 0x200 /* Phantom Functions Enable */ 155 #define PCIE_DEVCTL_AUX_POWER_PM_EN 0x400 /* Auxiliary Power PM Enable */ 156 #define PCIE_DEVCTL_ENABLE_NO_SNOOP 0x800 /* Enable No Snoop */ 157 158 #define PCIE_DEVCTL_MAX_READ_REQ_128 0x0000 159 #define PCIE_DEVCTL_MAX_READ_REQ_256 0x1000 160 #define PCIE_DEVCTL_MAX_READ_REQ_512 0x2000 161 #define PCIE_DEVCTL_MAX_READ_REQ_1024 0x3000 162 #define PCIE_DEVCTL_MAX_READ_REQ_2048 0x4000 163 #define PCIE_DEVCTL_MAX_READ_REQ_4096 0x5000 164 #define PCIE_DEVCTL_MAX_READ_REQ_MASK 0x7000 /* Max_Read_Request_Size */ 165 #define PCIE_DEVCTL_MAX_READ_REQ_SHIFT 0xC 166 167 /* 168 * Device Status Register (2 bytes) 169 */ 170 #define PCIE_DEVSTS_CE_DETECTED 0x1 /* Correctable Error Detected */ 171 #define PCIE_DEVSTS_NFE_DETECTED 0x2 /* Non Fatal Error Detected */ 172 #define PCIE_DEVSTS_FE_DETECTED 0x4 /* Fatal Error Detected */ 173 #define PCIE_DEVSTS_UR_DETECTED 0x8 /* Unsupported Req Detected */ 174 #define PCIE_DEVSTS_AUX_POWER 0x10 /* AUX Power Detected */ 175 #define PCIE_DEVSTS_TRANS_PENDING 0x20 /* Transactions Pending */ 176 177 /* 178 * Link Capability Register (4 bytes) 179 */ 180 #define PCIE_LINKCAP_MAX_SPEED_2_5 0x1 /* 2.5 Gb/s Speed */ 181 #define PCIE_LINKCAP_MAX_SPEED_MASK 0xF /* Maximum Link Speed */ 182 #define PCIE_LINKCAP_MAX_WIDTH_X1 0x010 183 #define PCIE_LINKCAP_MAX_WIDTH_X2 0x020 184 #define PCIE_LINKCAP_MAX_WIDTH_X4 0x040 185 #define PCIE_LINKCAP_MAX_WIDTH_X8 0x080 186 #define PCIE_LINKCAP_MAX_WIDTH_X12 0x0C0 187 #define PCIE_LINKCAP_MAX_WIDTH_X16 0x100 188 #define PCIE_LINKCAP_MAX_WIDTH_X32 0x200 189 #define PCIE_LINKCAP_MAX_WIDTH_MASK 0x3f0 /* Maximum Link Width */ 190 191 #define PCIE_LINKCAP_ASPM_SUP_L0S 0x400 /* L0s Entry Supported */ 192 #define PCIE_LINKCAP_ASPM_SUP_L0S_L1 0xC00 /* L0s abd L1 Supported */ 193 #define PCIE_LINKCAP_ASPM_SUP_MASK 0xC00 /* ASPM Support */ 194 195 #define PCIE_LINKCAP_L0S_EXIT_LAT_MIN 0x0000 /* < 64 ns */ 196 #define PCIE_LINKCAP_L0S_EXIT_LAT_64ns 0x1000 /* 64 ns - 128 ns */ 197 #define PCIE_LINKCAP_L0S_EXIT_LAT_128ns 0x2000 /* 128 ns - 256 ns */ 198 #define PCIE_LINKCAP_L0S_EXIT_LAT_256ns 0x3000 /* 256 ns - 512 ns */ 199 #define PCIE_LINKCAP_L0S_EXIT_LAT_512ns 0x4000 /* 512 ns - 1 us */ 200 #define PCIE_LINKCAP_L0S_EXIT_LAT_1us 0x5000 /* 1 us - 2 us */ 201 #define PCIE_LINKCAP_L0S_EXIT_LAT_2us 0x6000 /* 2 us - 4 us */ 202 #define PCIE_LINKCAP_L0S_EXIT_LAT_MAX 0x7000 /* > 4 us */ 203 #define PCIE_LINKCAP_L0S_EXIT_LAT_MASK 0x7000 /* L0s Exit Latency */ 204 205 #define PCIE_LINKCAP_L1_EXIT_LAT_MIN 0x00000 /* < 1 us */ 206 #define PCIE_LINKCAP_L1_EXIT_LAT_1us 0x08000 /* 1 us - 2 us */ 207 #define PCIE_LINKCAP_L1_EXIT_LAT_2us 0x10000 /* 2 us - 4 us */ 208 #define PCIE_LINKCAP_L1_EXIT_LAT_4us 0x18000 /* 4 us - 8 us */ 209 #define PCIE_LINKCAP_L1_EXIT_LAT_8us 0x20000 /* 8 us - 16 us */ 210 #define PCIE_LINKCAP_L1_EXIT_LAT_16us 0x28000 /* 16 us - 32 us */ 211 #define PCIE_LINKCAP_L1_EXIT_LAT_32us 0x30000 /* 32 us - 64 us */ 212 #define PCIE_LINKCAP_L1_EXIT_LAT_MAX 0x38000 /* > 64 us */ 213 #define PCIE_LINKCAP_L1_EXIT_LAT_MASK 0x38000 /* L1 Exit Latency */ 214 215 /* PCIe v1.1 spec based */ 216 #define PCIE_LINKCAP_DLL_ACTIVE_REP_CAPABLE 0x100000 /* DLL Active */ 217 /* Capable bit */ 218 219 #define PCIE_LINKCAP_PORT_NUMBER 0xF0000000 /* Port Number */ 220 221 /* 222 * Link Control Register (2 bytes) 223 */ 224 #define PCIE_LINKCTL_ASPM_CTL_DIS 0x0 /* ASPM Disable */ 225 #define PCIE_LINKCTL_ASPM_CTL_L0S 0x1 /* ASPM L0s only */ 226 #define PCIE_LINKCTL_ASPM_CTL_L1 0x2 /* ASPM L1 only */ 227 #define PCIE_LINKCTL_ASPM_CTL_L0S_L1 0x3 /* ASPM L0s and L1 only */ 228 #define PCIE_LINKCTL_ASPM_CTL_MASK 0x3 /* ASPM Control */ 229 230 #define PCIE_LINKCTL_RCB_64_BYTE 0x0 /* 64 Byte */ 231 #define PCIE_LINKCTL_RCB_128_BYTE 0x8 /* 128 Byte */ 232 #define PCIE_LINKCTL_RCB_MASK 0x8 /* Read Completion Boundary */ 233 234 #define PCIE_LINKCTL_LINK_DISABLE 0x10 /* Link Disable */ 235 #define PCIE_LINKCTL_RETRAIN_LINK 0x20 /* Retrain Link */ 236 #define PCIE_LINKCTL_COMMON_CLK_CFG 0x40 /* Common Clock Configuration */ 237 #define PCIE_LINKCTL_EXT_SYNCH 0x80 /* Extended Synch */ 238 239 /* 240 * Link Status Register (2 bytes) 241 */ 242 #define PCIE_LINKSTS_SPEED_2_5 0x1 /* Link Speed */ 243 #define PCIE_LINKSTS_SPEED_MASK 0xF /* Link Speed */ 244 245 #define PCIE_LINKSTS_NEG_WIDTH_X1 0x010 246 #define PCIE_LINKSTS_NEG_WIDTH_X2 0x020 247 #define PCIE_LINKSTS_NEG_WIDTH_X4 0x040 248 #define PCIE_LINKSTS_NEG_WIDTH_X8 0x080 249 #define PCIE_LINKSTS_NEG_WIDTH_X12 0x0C0 250 #define PCIE_LINKSTS_NEG_WIDTH_X16 0x100 251 #define PCIE_LINKSTS_NEG_WIDTH_X32 0x200 252 #define PCIE_LINKSTS_NEG_WIDTH_MASK 0x3F0 /* Negotiated Link Width */ 253 254 #define PCIE_LINKSTS_TRAINING_ERROR 0x400 /* Training Error */ 255 #define PCIE_LINKSTS_LINK_TRAINING 0x800 /* Link Training */ 256 #define PCIE_LINKSTS_SLOT_CLK_CFG 0x1000 /* Slot Clock Configuration */ 257 258 /* PCIe v1.1 spec based */ 259 #define PCIE_LINKSTS_DLL_LINK_ACTIVE 0x2000 /* DLL Link Active */ 260 261 /* 262 * Slot Capability Register (4 bytes) 263 */ 264 #define PCIE_SLOTCAP_ATTN_BUTTON 0x1 /* Attention Button Present */ 265 #define PCIE_SLOTCAP_POWER_CONTROLLER 0x2 /* Power Controller Present */ 266 #define PCIE_SLOTCAP_MRL_SENSOR 0x4 /* MRL Sensor Present */ 267 #define PCIE_SLOTCAP_ATTN_INDICATOR 0x8 /* Attn Indicator Present */ 268 #define PCIE_SLOTCAP_PWR_INDICATOR 0x10 /* Power Indicator Present */ 269 #define PCIE_SLOTCAP_HP_SURPRISE 0x20 /* Hot-Plug Surprise */ 270 #define PCIE_SLOTCAP_HP_CAPABLE 0x40 /* Hot-Plug Capable */ 271 272 #define PCIE_SLOTCAP_PLMT_VAL_SHIFT 7 /* Slot Pwr Limit Value Shift */ 273 #define PCIE_SLOTCAP_PLMT_VAL_MASK 0xFF /* Slot Pwr Limit Value */ 274 275 #define PCIE_SLOTCAP_PLMT_SCL_1_BY_1 0x00000 /* 1x Scale */ 276 #define PCIE_SLOTCAP_PLMT_SCL_1_BY_10 0x08000 /* 0.1x Scale */ 277 #define PCIE_SLOTCAP_PLMT_SCL_1_BY_100 0x10000 /* 0.01x Scale */ 278 #define PCIE_SLOTCAP_PLMT_SCL_1_BY_1000 0x18000 /* 0.001x Scale */ 279 #define PCIE_SLOTCAP_PLMT_SCL_MASK 0x18000 /* Slot Power Limit Scale */ 280 #define PCIE_SLOTCAP_EMI_LOCK_PRESENT 0x20000 /* EMI Lock Present */ 281 #define PCIE_SLOTCAP_NO_CMD_COMP_SUPP 0x40000 /* No Command Comp. Supported */ 282 283 #define PCIE_SLOTCAP_PHY_SLOT_NUM_SHIFT 19 /* Physical Slot Num Shift */ 284 #define PCIE_SLOTCAP_PHY_SLOT_NUM_MASK 0x1FFF /* Physical Slot Num Mask */ 285 286 #define PCIE_SLOTCAP_PHY_SLOT_NUM(reg) \ 287 (((reg) >> PCIE_SLOTCAP_PHY_SLOT_NUM_SHIFT) & \ 288 PCIE_SLOTCAP_PHY_SLOT_NUM_MASK) 289 290 /* 291 * Slot Control Register (2 bytes) 292 */ 293 #define PCIE_SLOTCTL_ATTN_BTN_EN 0x1 /* Attn Button Pressed Enable */ 294 #define PCIE_SLOTCTL_PWR_FAULT_EN 0x2 /* Pwr Fault Detected Enable */ 295 #define PCIE_SLOTCTL_MRL_SENSOR_EN 0x4 /* MRL Sensor Changed Enable */ 296 #define PCIE_SLOTCTL_PRESENCE_CHANGE_EN 0x8 /* Presence Detect Changed En */ 297 #define PCIE_SLOTCTL_CMD_INTR_EN 0x10 /* CMD Completed Interrupt En */ 298 #define PCIE_SLOTCTL_HP_INTR_EN 0x20 /* Hot-Plug Interrupt Enable */ 299 #define PCIE_SLOTCTL_PWR_CONTROL 0x0400 /* Power controller Control */ 300 #define PCIE_SLOTCTL_EMI_LOCK_CONTROL 0x0800 /* EMI Lock control */ 301 #define PCIE_SLOTCTL_DLL_STATE_EN 0x1000 /* DLL State Changed En */ 302 #define PCIE_SLOTCTL_ATTN_INDICATOR_MASK 0x00C0 /* Attn Indicator mask */ 303 #define PCIE_SLOTCTL_PWR_INDICATOR_MASK 0x0300 /* Power Indicator mask */ 304 305 /* State values for the Power and Attention Indicators */ 306 #define PCIE_SLOTCTL_INDICATOR_STATE_ON 0x1 /* indicator ON */ 307 #define PCIE_SLOTCTL_INDICATOR_STATE_BLINK 0x2 /* indicator BLINK */ 308 #define PCIE_SLOTCTL_INDICATOR_STATE_OFF 0x3 /* indicator OFF */ 309 310 /* 311 * Macros to set/get the state of Power and Attention Indicators 312 * in the PCI Express Slot Control Register. 313 */ 314 #define pcie_slotctl_pwr_indicator_get(reg) \ 315 (((reg) & PCIE_SLOTCTL_PWR_INDICATOR_MASK) >> 8) 316 #define pcie_slotctl_attn_indicator_get(ctrl) \ 317 (((ctrl) & PCIE_SLOTCTL_ATTN_INDICATOR_MASK) >> 6) 318 #define pcie_slotctl_attn_indicator_set(ctrl, v)\ 319 (((ctrl) & ~PCIE_SLOTCTL_ATTN_INDICATOR_MASK) | ((v) << 6)) 320 #define pcie_slotctl_pwr_indicator_set(ctrl, v)\ 321 (((ctrl) & ~PCIE_SLOTCTL_PWR_INDICATOR_MASK) | ((v) << 8)) 322 323 /* 324 * Slot Status register (2 bytes) 325 */ 326 #define PCIE_SLOTSTS_ATTN_BTN_PRESSED 0x1 /* Attention Button Pressed */ 327 #define PCIE_SLOTSTS_PWR_FAULT_DETECTED 0x2 /* Power Fault Detected */ 328 #define PCIE_SLOTSTS_MRL_SENSOR_CHANGED 0x4 /* MRL Sensor Changed */ 329 #define PCIE_SLOTSTS_PRESENCE_CHANGED 0x8 /* Presence Detect Changed */ 330 #define PCIE_SLOTSTS_COMMAND_COMPLETED 0x10 /* Command Completed */ 331 #define PCIE_SLOTSTS_MRL_SENSOR_OPEN 0x20 /* MRL Sensor Open */ 332 #define PCIE_SLOTSTS_PRESENCE_DETECTED 0x40 /* Card Present in slot */ 333 #define PCIE_SLOTSTS_EMI_LOCK_SET 0x0080 /* EMI Lock set */ 334 #define PCIE_SLOTSTS_DLL_STATE_CHANGED 0x0100 /* DLL State Changed */ 335 336 /* 337 * Root Control Register (2 bytes) 338 */ 339 #define PCIE_ROOTCTL_SYS_ERR_ON_CE_EN 0x1 /* Sys Err on Cor Err Enable */ 340 #define PCIE_ROOTCTL_SYS_ERR_ON_NFE_EN 0x2 /* Sys Err on NF Err Enable */ 341 #define PCIE_ROOTCTL_SYS_ERR_ON_FE_EN 0x4 /* Sys Err on Fatal Err En */ 342 #define PCIE_ROOTCTL_PME_INTERRUPT_EN 0x8 /* PME Interrupt Enable */ 343 344 /* 345 * Root Status Register (4 bytes) 346 */ 347 #define PCIE_ROOTSTS_PME_REQ_ID_SHIFT 0 /* PME Requestor ID */ 348 #define PCIE_ROOTSTS_PME_REQ_ID_MASK 0xFFFF /* PME Requestor ID */ 349 350 #define PCIE_ROOTSTS_PME_STATUS 0x10000 /* PME Status */ 351 #define PCIE_ROOTSTS_PME_PENDING 0x20000 /* PME Pending */ 352 353 354 /* 355 * PCI-Express Enhanced Capabilities Link Entry Bit Offsets 356 */ 357 #define PCIE_EXT_CAP 0x100 /* Base Address of Ext Cap */ 358 359 #define PCIE_EXT_CAP_ID_SHIFT 0 /* PCI-e Ext Cap ID */ 360 #define PCIE_EXT_CAP_ID_MASK 0xFFFF 361 #define PCIE_EXT_CAP_VER_SHIFT 16 /* PCI-e Ext Cap Ver */ 362 #define PCIE_EXT_CAP_VER_MASK 0xF 363 #define PCIE_EXT_CAP_NEXT_PTR_SHIFT 20 /* PCI-e Ext Cap Next Ptr */ 364 #define PCIE_EXT_CAP_NEXT_PTR_MASK 0xFFF 365 366 #define PCIE_EXT_CAP_NEXT_PTR_NULL 0x0 367 368 /* 369 * PCI-Express Enhanced Capability Identifier Values 370 */ 371 #define PCIE_EXT_CAP_ID_AER 0x1 /* Advanced Error Handling */ 372 #define PCIE_EXT_CAP_ID_VC 0x2 /* Virtual Channel, no MFVC */ 373 #define PCIE_EXT_CAP_ID_SER 0x3 /* Serial Number */ 374 #define PCIE_EXT_CAP_ID_PWR_BUDGET 0x4 /* Power Budgeting */ 375 #define PCIE_EXT_CAP_ID_RC_LINK_DECL 0x5 /* RC Link Declaration */ 376 #define PCIE_EXT_CAP_ID_RC_INT_LINKCTRL 0x6 /* RC Internal Link Control */ 377 #define PCIE_EXT_CAP_ID_RC_EVNT_CEA 0x7 /* RC Event Collector */ 378 /* Endpoint Association */ 379 #define PCIE_EXT_CAP_ID_MFVC 0x8 /* Multi-func Virtual Channel */ 380 #define PCIE_EXT_CAP_ID_VC_WITH_MFVC 0x9 /* Virtual Channel w/ MFVC */ 381 #define PCIE_EXT_CAP_ID_RCRB 0xA /* Root Complex Register Blck */ 382 #define PCIE_EXT_CAP_ID_VS 0xB /* Vendor Spec Extended Cap */ 383 #define PCIE_EXT_CAP_ID_CAC 0xC /* Config Access Correlation */ 384 #define PCIE_EXT_CAP_ID_ACS 0xD /* Access Control Services */ 385 #define PCIE_EXT_CAP_ID_ARI 0xE /* Alternative Routing ID */ 386 #define PCIE_EXT_CAP_ID_ATS 0xF /* Address Translation Svcs */ 387 388 /* 389 * PCI-Express Advanced Error Reporting Extended Capability Offsets 390 */ 391 #define PCIE_AER_CAP 0x0 /* Enhanced Capability Header */ 392 #define PCIE_AER_UCE_STS 0x4 /* Uncorrectable Error Status */ 393 #define PCIE_AER_UCE_MASK 0x8 /* Uncorrectable Error Mask */ 394 #define PCIE_AER_UCE_SERV 0xc /* Uncor Error Severity */ 395 #define PCIE_AER_CE_STS 0x10 /* Correctable Error Status */ 396 #define PCIE_AER_CE_MASK 0x14 /* Correctable Error Mask */ 397 #define PCIE_AER_CTL 0x18 /* AER Capability & Control */ 398 #define PCIE_AER_HDR_LOG 0x1c /* Header Log */ 399 400 /* Root Ports Only */ 401 #define PCIE_AER_RE_CMD 0x2c /* Root Error Command */ 402 #define PCIE_AER_RE_STS 0x30 /* Root Error Status */ 403 #define PCIE_AER_CE_SRC_ID 0x34 /* Error Source ID */ 404 #define PCIE_AER_ERR_SRC_ID 0x36 /* Error Source ID */ 405 406 /* Bridges Only */ 407 #define PCIE_AER_SUCE_STS 0x2c /* Secondary UCE Status */ 408 #define PCIE_AER_SUCE_MASK 0x30 /* Secondary UCE Mask */ 409 #define PCIE_AER_SUCE_SERV 0x34 /* Secondary UCE Severity */ 410 #define PCIE_AER_SCTL 0x38 /* Secondary Cap & Ctl */ 411 #define PCIE_AER_SHDR_LOG 0x3c /* Secondary Header Log */ 412 413 /* 414 * AER Uncorrectable Error Status/Mask/Severity Register 415 */ 416 #define PCIE_AER_UCE_TRAINING 0x1 /* Training Error Status */ 417 #define PCIE_AER_UCE_DLP 0x10 /* Data Link Protocol Error */ 418 #define PCIE_AER_UCE_SD 0x20 /* Link Surprise down */ 419 #define PCIE_AER_UCE_PTLP 0x1000 /* Poisoned TLP Status */ 420 #define PCIE_AER_UCE_FCP 0x2000 /* Flow Control Protocol Sts */ 421 #define PCIE_AER_UCE_TO 0x4000 /* Completion Timeout Status */ 422 #define PCIE_AER_UCE_CA 0x8000 /* Completer Abort Status */ 423 #define PCIE_AER_UCE_UC 0x10000 /* Unexpected Completion Sts */ 424 #define PCIE_AER_UCE_RO 0x20000 /* Receiver Overflow Status */ 425 #define PCIE_AER_UCE_MTLP 0x40000 /* Malformed TLP Status */ 426 #define PCIE_AER_UCE_ECRC 0x80000 /* ECRC Error Status */ 427 #define PCIE_AER_UCE_UR 0x100000 /* Unsupported Req */ 428 #define PCIE_AER_UCE_BITS (PCIE_AER_UCE_TRAINING | \ 429 PCIE_AER_UCE_DLP | PCIE_AER_UCE_SD | PCIE_AER_UCE_PTLP | \ 430 PCIE_AER_UCE_FCP | PCIE_AER_UCE_TO | PCIE_AER_UCE_CA | \ 431 PCIE_AER_UCE_UC | PCIE_AER_UCE_RO | PCIE_AER_UCE_MTLP | \ 432 PCIE_AER_UCE_ECRC | PCIE_AER_UCE_UR) 433 #define PCIE_AER_UCE_LOG_BITS (PCIE_AER_UCE_PTLP | PCIE_AER_UCE_CA | \ 434 PCIE_AER_UCE_UC | PCIE_AER_UCE_MTLP | PCIE_AER_UCE_ECRC | PCIE_AER_UCE_UR) 435 436 /* 437 * AER Correctable Error Status/Mask Register 438 */ 439 #define PCIE_AER_CE_RECEIVER_ERR 0x1 /* Receiver Error Status */ 440 #define PCIE_AER_CE_BAD_TLP 0x40 /* Bad TLP Status */ 441 #define PCIE_AER_CE_BAD_DLLP 0x80 /* Bad DLLP Status */ 442 #define PCIE_AER_CE_REPLAY_ROLLOVER 0x100 /* REPLAY_NUM Rollover Status */ 443 #define PCIE_AER_CE_REPLAY_TO 0x1000 /* Replay Timer Timeout Sts */ 444 #define PCIE_AER_CE_AD_NFE 0x2000 /* Advisory Non-Fatal Status */ 445 #define PCIE_AER_CE_BITS (PCIE_AER_CE_RECEIVER_ERR | \ 446 PCIE_AER_CE_BAD_TLP | PCIE_AER_CE_BAD_DLLP | PCIE_AER_CE_REPLAY_ROLLOVER | \ 447 PCIE_AER_CE_REPLAY_TO) 448 449 /* 450 * AER Capability & Control 451 */ 452 #define PCIE_AER_CTL_FST_ERR_PTR_MASK 0x1F /* First Error Pointer */ 453 #define PCIE_AER_CTL_ECRC_GEN_CAP 0x20 /* ECRC Generation Capable */ 454 #define PCIE_AER_CTL_ECRC_GEN_ENA 0x40 /* ECRC Generation Enable */ 455 #define PCIE_AER_CTL_ECRC_CHECK_CAP 0x80 /* ECRC Check Capable */ 456 #define PCIE_AER_CTL_ECRC_CHECK_ENA 0x100 /* ECRC Check Enable */ 457 458 /* 459 * AER Root Command Register 460 */ 461 #define PCIE_AER_RE_CMD_CE_REP_EN 0x1 /* Correctable Error Enable */ 462 #define PCIE_AER_RE_CMD_NFE_REP_EN 0x2 /* Non-Fatal Error Enable */ 463 #define PCIE_AER_RE_CMD_FE_REP_EN 0x4 /* Fatal Error Enable */ 464 465 /* 466 * AER Root Error Status Register 467 */ 468 #define PCIE_AER_RE_STS_CE_RCVD 0x1 /* ERR_COR Received */ 469 #define PCIE_AER_RE_STS_MUL_CE_RCVD 0x2 /* Multiple ERR_COR Received */ 470 #define PCIE_AER_RE_STS_FE_NFE_RCVD 0x4 /* FATAL/NON-FATAL Received */ 471 #define PCIE_AER_RE_STS_MUL_FE_NFE_RCVD 0x8 /* Multiple ERR_F/NF Received */ 472 #define PCIE_AER_RE_STS_FIRST_UC_FATAL 0x10 /* First Uncorrectable Fatal */ 473 #define PCIE_AER_RE_STS_NFE_MSGS_RCVD 0x20 /* Non-Fatal Error Msgs Rcvd */ 474 #define PCIE_AER_RE_STS_FE_MSGS_RCVD 0x40 /* Fatal Error Messages Rcvd */ 475 476 #define PCIE_AER_RE_STS_MSG_NUM_SHIFT 27 /* Offset of Intr Msg Number */ 477 #define PCIE_AER_RE_STS_MSG_NUM_MASK 0x1F /* Intr Msg Number Mask */ 478 479 /* 480 * AER Error Source Identification Register 481 */ 482 #define PCIE_AER_ERR_SRC_ID_CE_SHIFT 0 /* ERR_COR Source ID */ 483 #define PCIE_AER_ERR_SRC_ID_CE_MASK 0xFFFF 484 #define PCIE_AER_ERR_SRC_ID_UE_SHIFT 16 /* ERR_FATAL/NONFATAL Src ID */ 485 #define PCIE_AER_ERR_SRC_ID_UE_MASK 0xFFFF 486 487 /* 488 * AER Secondary Uncorrectable Error Register 489 */ 490 #define PCIE_AER_SUCE_TA_ON_SC 0x1 /* Target Abort on Split Comp */ 491 #define PCIE_AER_SUCE_MA_ON_SC 0x2 /* Master Abort on Split Comp */ 492 #define PCIE_AER_SUCE_RCVD_TA 0x4 /* Received Target Abort */ 493 #define PCIE_AER_SUCE_RCVD_MA 0x8 /* Received Master Abort */ 494 #define PCIE_AER_SUCE_USC_ERR 0x20 /* Unexpected Split Comp Err */ 495 #define PCIE_AER_SUCE_USC_MSG_DATA_ERR 0x40 /* USC Message Data Error */ 496 #define PCIE_AER_SUCE_UC_DATA_ERR 0x80 /* Uncorrectable Data Error */ 497 #define PCIE_AER_SUCE_UC_ATTR_ERR 0x100 /* UC Attribute Err */ 498 #define PCIE_AER_SUCE_UC_ADDR_ERR 0x200 /* Uncorrectable Address Err */ 499 #define PCIE_AER_SUCE_TIMER_EXPIRED 0x400 /* Delayed xtion discard */ 500 #define PCIE_AER_SUCE_PERR_ASSERT 0x800 /* PERR Assertion Detected */ 501 #define PCIE_AER_SUCE_SERR_ASSERT 0x1000 /* SERR Assertion Detected */ 502 #define PCIE_AER_SUCE_INTERNAL_ERR 0x2000 /* Internal Bridge Err Detect */ 503 504 #define PCIE_AER_SUCE_HDR_CMD_LWR_MASK 0xF /* Lower Command Mask */ 505 #define PCIE_AER_SUCE_HDR_CMD_LWR_SHIFT 4 /* Lower Command Shift */ 506 #define PCIE_AER_SUCE_HDR_CMD_UP_MASK 0xF /* Upper Command Mask */ 507 #define PCIE_AER_SUCE_HDR_CMD_UP_SHIFT 8 /* Upper Command Shift */ 508 #define PCIE_AER_SUCE_HDR_ADDR_SHIFT 32 /* Upper Command Shift */ 509 510 #define PCIE_AER_SUCE_BITS (PCIE_AER_SUCE_TA_ON_SC | \ 511 PCIE_AER_SUCE_MA_ON_SC | PCIE_AER_SUCE_RCVD_TA | PCIE_AER_SUCE_RCVD_MA | \ 512 PCIE_AER_SUCE_USC_ERR | PCIE_AER_SUCE_USC_MSG_DATA_ERR | \ 513 PCIE_AER_SUCE_UC_DATA_ERR | PCIE_AER_SUCE_UC_ATTR_ERR | \ 514 PCIE_AER_SUCE_UC_ADDR_ERR | PCIE_AER_SUCE_TIMER_EXPIRED | \ 515 PCIE_AER_SUCE_PERR_ASSERT | PCIE_AER_SUCE_SERR_ASSERT | \ 516 PCIE_AER_SUCE_INTERNAL_ERR) 517 #define PCIE_AER_SUCE_LOG_BITS (PCIE_AER_SUCE_TA_ON_SC | \ 518 PCIE_AER_SUCE_MA_ON_SC | PCIE_AER_SUCE_RCVD_TA | PCIE_AER_SUCE_RCVD_MA | \ 519 PCIE_AER_SUCE_USC_ERR | PCIE_AER_SUCE_USC_MSG_DATA_ERR | \ 520 PCIE_AER_SUCE_UC_DATA_ERR | PCIE_AER_SUCE_UC_ATTR_ERR | \ 521 PCIE_AER_SUCE_UC_ADDR_ERR | PCIE_AER_SUCE_PERR_ASSERT) 522 523 /* 524 * AER Secondary Capability & Control 525 */ 526 #define PCIE_AER_SCTL_FST_ERR_PTR_MASK 0x1F /* First Error Pointer */ 527 528 /* 529 * AER Secondary Headers 530 * The Secondary Header Logs is 4 DW long. 531 * The first 2 DW are split into 3 sections 532 * o Transaction Attribute 533 * o Transaction Command Lower 534 * o Transaction Command Higher 535 * The last 2 DW is the Transaction Address 536 */ 537 #define PCIE_AER_SHDR_LOG_ATTR_MASK 0xFFFFFFFFF 538 #define PCIE_AER_SHDR_LOG_CMD_LOW_MASK 0xF000000000 539 #define PCIE_AER_SHDR_LOG_CMD_HIGH_MASK 0xF0000000000 540 #define PCIE_AER_SHDR_LOG_ADDR_MASK 0xFFFFFFFFFFFFFFFF 541 542 /* 543 * PCI-Express Device Serial Number Capability Offsets. 544 */ 545 #define PCIE_SER_CAP 0x0 /* Enhanced Capability Header */ 546 #define PCIE_SER_SID_LOWER_DW 0x4 /* Lower 32-bit Serial Number */ 547 #define PCIE_SER_SID_UPPER_DW 0x8 /* Upper 32-bit Serial Number */ 548 549 /* 550 * PCI-E Common TLP Header Fields 551 */ 552 #define PCIE_TLP_FMT_3DW 0x00 553 #define PCIE_TLP_FMT_4DW 0x20 554 #define PCIE_TLP_FMT_3DW_DATA 0x40 555 #define PCIE_TLP_FMT_4DW_DATA 0x60 556 557 #define PCIE_TLP_TYPE_MEM 0x0 558 #define PCIE_TLP_TYPE_MEMLK 0x1 559 #define PCIE_TLP_TYPE_IO 0x2 560 #define PCIE_TLP_TYPE_CFG0 0x4 561 #define PCIE_TLP_TYPE_CFG1 0x5 562 #define PCIE_TLP_TYPE_MSG 0x10 563 #define PCIE_TLP_TYPE_CPL 0xA 564 #define PCIE_TLP_TYPE_CPLLK 0xB 565 #define PCIE_TLP_TYPE_MSI 0x18 566 567 #define PCIE_TLP_MRD3 (PCIE_TLP_FMT_3DW | PCIE_TLP_TYPE_MEM) 568 #define PCIE_TLP_MRD4 (PCIE_TLP_FMT_4DW | PCIE_TLP_TYPE_MEM) 569 #define PCIE_TLP_MRDLK3 (PCIE_TLP_FMT_3DW | PCIE_TLP_TYPE_MEMLK) 570 #define PCIE_TLP_MRDLK4 (PCIE_TLP_FMT_4DW | PCIE_TLP_TYPE_MEMLK) 571 #define PCIE_TLP_MRDWR3 (PCIE_TLP_FMT_3DW_DATA | PCIE_TLP_TYPE_MEM) 572 #define PCIE_TLP_MRDWR4 (PCIE_TLP_FMT_4DW_DATA | PCIE_TLP_TYPE_MEM) 573 #define PCIE_TLP_IORD (PCIE_TLP_FMT_3DW | PCIE_TLP_TYPE_IO) 574 #define PCIE_TLP_IOWR (PCIE_TLP_FMT_3DW_DATA | PCIE_TLP_TYPE_IO) 575 #define PCIE_TLP_CFGRD0 (PCIE_TLP_FMT_3DW | PCIE_TLP_TYPE_CFG0) 576 #define PCIE_TLP_CFGWR0 (PCIE_TLP_FMT_3DW_DATA | PCIE_TLP_TYPE_CFG0) 577 #define PCIE_TLP_CFGRD1 (PCIE_TLP_FMT_3DW | PCIE_TLP_TYPE_CFG1) 578 #define PCIE_TLP_CFGWR1 (PCIE_TLP_FMT_3DW_DATA | PCIE_TLP_TYPE_CFG1) 579 #define PCIE_TLP_MSG (PCIE_TLP_FMT_4DW | PCIE_TLP_TYPE_MSG) 580 #define PCIE_TLP_MSGD (PCIE_TLP_FMT_4DW_DATA | PCIE_TLP_TYPE_MSG) 581 #define PCIE_TLP_CPL (PCIE_TLP_FMT_3DW | PCIE_TLP_TYPE_CPL) 582 #define PCIE_TLP_CPLD (PCIE_TLP_FMT_3DW_DATA | PCIE_TLP_TYPE_CPL) 583 #define PCIE_TLP_CPLLK (PCIE_TLP_FMT_3DW | PCIE_TLP_TYPE_CPLLK) 584 #define PCIE_TLP_CPLDLK (PCIE_TLP_FMT_3DW_DATA | PCIE_TLP_TYPE_CPLLK) 585 #define PCIE_TLP_MSI32 (PCIE_TLP_FMT_3DW_DATA | PCIE_TLP_TYPE_MSI) 586 #define PCIE_TLP_MSI64 (PCIE_TLP_FMT_4DW_DATA | PCIE_TLP_TYPE_MSI) 587 588 typedef uint16_t pcie_req_id_t; 589 590 #define PCIE_REQ_ID_BUS_SHIFT 8 591 #define PCIE_REQ_ID_BUS_MASK 0xFF00 592 #define PCIE_REQ_ID_DEV_SHIFT 3 593 #define PCIE_REQ_ID_DEV_MASK 0x00F1 594 #define PCIE_REQ_ID_FUNC_SHIFT 0 595 #define PCIE_REQ_ID_FUNC_MASK 0x0007 596 597 #define PCIE_CPL_STS_SUCCESS 0 598 #define PCIE_CPL_STS_UR 1 599 #define PCIE_CPL_STS_CRS 2 600 #define PCIE_CPL_STS_CA 4 601 602 #if defined(_BIT_FIELDS_LTOH) 603 /* 604 * PCI Express little-endian common TLP header format 605 */ 606 typedef struct pcie_tlp_hdr { 607 uint32_t len :10, 608 rsvd3 :2, 609 attr :2, 610 ep :1, 611 td :1, 612 rsvd2 :4, 613 tc :3, 614 rsvd1 :1, 615 type :5, 616 fmt :2, 617 rsvd0 :1; 618 } pcie_tlp_hdr_t; 619 620 typedef struct pcie_mem64 { 621 uint32_t fbe :4, 622 lbe :4, 623 tag :8, 624 rid :16; 625 uint32_t addr1; 626 uint32_t rsvd0 :2, 627 addr0 :30; 628 } pcie_mem64_t; 629 630 typedef struct pcie_memio32 { 631 uint32_t fbe :4, 632 lbe :4, 633 tag :8, 634 rid :16; 635 uint32_t rsvd0 :2, 636 addr0 :30; 637 } pcie_memio32_t; 638 639 typedef struct pcie_cfg { 640 uint32_t fbe :4, 641 lbe :4, 642 tag :8, 643 rid :16; 644 uint32_t rsvd1 :2, 645 reg :6, 646 extreg :4, 647 rsvd0 :4, 648 func :3, 649 dev :5, 650 bus :8; 651 } pcie_cfg_t; 652 653 typedef struct pcie_cpl { 654 uint32_t bc :12, 655 bcm :1, 656 status :3, 657 cid :16; 658 uint32_t laddr :7, 659 rsvd0 :1, 660 tag :8, 661 rid :16; 662 } pcie_cpl_t; 663 664 /* 665 * PCI-Express Message Request Header 666 */ 667 typedef struct pcie_msg { 668 uint32_t msg_code:8, /* DW1 */ 669 tag :8, 670 rid :16; 671 uint32_t unused[2]; /* DW 2 & 3 */ 672 } pcie_msg_t; 673 674 #elif defined(_BIT_FIELDS_HTOL) 675 /* 676 * PCI Express big-endian common TLP header format 677 */ 678 typedef struct pcie_tlp_hdr { 679 uint32_t rsvd0 :1, 680 fmt :2, 681 type :5, 682 rsvd1 :1, 683 tc :3, 684 rsvd2 :4, 685 td :1, 686 ep :1, 687 attr :2, 688 rsvd3 :2, 689 len :10; 690 } pcie_tlp_hdr_t; 691 692 typedef struct pcie_mem64 { 693 uint32_t rid :16, 694 tag :8, 695 lbe :4, 696 fbe :4; 697 uint32_t addr1; 698 uint32_t addr0 :30, 699 rsvd0 :2; 700 } pcie_mem64_t; 701 702 typedef struct pcie_memio32 { 703 uint32_t rid :16, 704 tag :8, 705 lbe :4, 706 fbe :4; 707 uint32_t addr0 :30, 708 rsvd0 :2; 709 } pcie_memio32_t; 710 711 typedef struct pcie_cfg { 712 uint32_t rid :16, 713 tag :8, 714 lbe :4, 715 fbe :4; 716 uint32_t bus :8, 717 dev :5, 718 func :3, 719 rsvd0 :4, 720 extreg :4, 721 reg :6, 722 rsvd1 :2; 723 } pcie_cfg_t; 724 725 typedef struct pcie_cpl { 726 uint32_t cid :16, 727 status :3, 728 bcm :1, 729 bc :12; 730 uint32_t rid :16, 731 tag :8, 732 rsvd0 :1, 733 laddr :7; 734 } pcie_cpl_t; 735 736 /* 737 * PCI-Express Message Request Header 738 */ 739 typedef struct pcie_msg { 740 uint32_t rid :16, /* DW1 */ 741 tag :8, 742 msg_code:8; 743 uint32_t unused[2]; /* DW 2 & 3 */ 744 } pcie_msg_t; 745 #else 746 #error "bit field not defined" 747 #endif 748 749 #define PCIE_MSG_CODE_ERR_COR 0x30 750 #define PCIE_MSG_CODE_ERR_NONFATAL 0x31 751 #define PCIE_MSG_CODE_ERR_FATAL 0x33 752 753 #ifdef __cplusplus 754 } 755 #endif 756 757 #endif /* _SYS_PCIE_H */ 758