xref: /freebsd/sys/arm/mv/gpio.c (revision b3aaa0cc21c63d388230c7ef2a80abd631ff20d5) 
1 /*-
2  * Copyright (c) 2006 Benno Rice.
3  * Copyright (C) 2008 MARVELL INTERNATIONAL LTD.
4  * All rights reserved.
5  *
6  * Adapted and extended for Marvell SoCs by Semihalf.
7  *
8  * Redistribution and use in source and binary forms, with or without
9  * modification, are permitted provided that the following conditions
10  * are met:
11  * 1. Redistributions of source code must retain the above copyright
12  *    notice, this list of conditions and the following disclaimer.
13  * 2. Redistributions in binary form must reproduce the above copyright
14  *    notice, this list of conditions and the following disclaimer in the
15  *    documentation and/or other materials provided with the distribution.
16  *
17  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR ``AS IS'' AND ANY EXPRESS OR
18  * IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES
19  * OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED.
20  * IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR ANY DIRECT, INDIRECT,
21  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT
22  * NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
23  * DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
24  * THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
25  * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF
26  * THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
27  *
28  * from: FreeBSD: //depot/projects/arm/src/sys/arm/xscale/pxa2x0/pxa2x0_gpio.c, rev 1
29  */
30 
31 #include <sys/cdefs.h>
32 __FBSDID("$FreeBSD$");
33 
34 #include <sys/param.h>
35 #include <sys/systm.h>
36 #include <sys/bus.h>
37 #include <sys/kernel.h>
38 #include <sys/lock.h>
39 #include <sys/interrupt.h>
40 #include <sys/module.h>
41 #include <sys/malloc.h>
42 #include <sys/mutex.h>
43 #include <sys/rman.h>
44 #include <sys/queue.h>
45 #include <sys/timetc.h>
46 #include <machine/bus.h>
47 #include <machine/intr.h>
48 
49 #include <arm/mv/mvvar.h>
50 #include <arm/mv/mvreg.h>
51 
52 #define GPIO_MAX_INTR_COUNT	8
53 #define GPIO_PINS_PER_REG	32
54 
55 struct mv_gpio_softc {
56 	struct resource *	res[GPIO_MAX_INTR_COUNT + 1];
57 	void			*ih_cookie[GPIO_MAX_INTR_COUNT];
58 	bus_space_tag_t		bst;
59 	bus_space_handle_t	bsh;
60 	uint8_t			pin_num;	/* number of GPIO pins */
61 	uint8_t			irq_num;	/* number of real IRQs occupied by GPIO controller */
62 	uint8_t			use_high;
63 };
64 
65 extern struct resource_spec mv_gpio_res[];
66 
67 static struct mv_gpio_softc *mv_gpio_softc = NULL;
68 static uint32_t	gpio_setup[MV_GPIO_MAX_NPINS];
69 
70 static int	mv_gpio_probe(device_t);
71 static int	mv_gpio_attach(device_t);
72 static void	mv_gpio_intr(void *);
73 
74 static void	mv_gpio_intr_handler(int pin);
75 static uint32_t	mv_gpio_reg_read(uint32_t reg);
76 static void	mv_gpio_reg_write(uint32_t reg, uint32_t val);
77 static void	mv_gpio_reg_set(uint32_t reg, uint32_t val);
78 static void	mv_gpio_reg_clear(uint32_t reg, uint32_t val);
79 
80 static void	mv_gpio_blink(uint32_t pin, uint8_t enable);
81 static void	mv_gpio_polarity(uint32_t pin, uint8_t enable);
82 static void	mv_gpio_level(uint32_t pin, uint8_t enable);
83 static void	mv_gpio_edge(uint32_t pin, uint8_t enable);
84 static void	mv_gpio_out_en(uint32_t pin, uint8_t enable);
85 static void	mv_gpio_int_ack(uint32_t pin);
86 static void	mv_gpio_value_set(uint32_t pin, uint8_t val);
87 static uint32_t	mv_gpio_value_get(uint32_t pin);
88 
89 static device_method_t mv_gpio_methods[] = {
90 	DEVMETHOD(device_probe,		mv_gpio_probe),
91 	DEVMETHOD(device_attach,	mv_gpio_attach),
92 	{ 0, 0 }
93 };
94 
95 static driver_t mv_gpio_driver = {
96 	"gpio",
97 	mv_gpio_methods,
98 	sizeof(struct mv_gpio_softc),
99 };
100 
101 static devclass_t mv_gpio_devclass;
102 
103 DRIVER_MODULE(gpio, mbus, mv_gpio_driver, mv_gpio_devclass, 0, 0);
104 
105 static int
106 mv_gpio_probe(device_t dev)
107 {
108 
109 	device_set_desc(dev, "Marvell Integrated GPIO Controller");
110 	return (0);
111 }
112 
113 static int
114 mv_gpio_attach(device_t dev)
115 {
116 	int error, i;
117 	struct mv_gpio_softc *sc;
118 	uint32_t dev_id, rev_id;
119 
120 	sc = (struct mv_gpio_softc *)device_get_softc(dev);
121 
122 	if (mv_gpio_softc != NULL)
123 		return (ENXIO);
124 	mv_gpio_softc = sc;
125 
126 	/* Get board id and revision */
127 	soc_id(&dev_id, &rev_id);
128 
129 	if (dev_id == MV_DEV_88F5182 ||
130 	    dev_id == MV_DEV_88F5281 ||
131 	    dev_id == MV_DEV_MV78100) {
132 		sc->pin_num = 32;
133 		sc->irq_num = 4;
134 		sc->use_high = 0;
135 
136 	} else if (dev_id == MV_DEV_88F6281) {
137 		sc->pin_num = 50;
138 		sc->irq_num = 7;
139 		sc->use_high = 1;
140 
141 	} else {
142 		device_printf(dev, "unknown board id=0x%x\n", dev_id);
143 		return (ENXIO);
144 	}
145 
146 	error = bus_alloc_resources(dev, mv_gpio_res, sc->res);
147 	if (error) {
148 		device_printf(dev, "could not allocate resources\n");
149 		return (ENXIO);
150 	}
151 
152 	sc->bst = rman_get_bustag(sc->res[0]);
153 	sc->bsh = rman_get_bushandle(sc->res[0]);
154 
155 	/* Disable and clear all interrupts */
156 	bus_space_write_4(sc->bst, sc->bsh, GPIO_INT_EDGE_MASK, 0);
157 	bus_space_write_4(sc->bst, sc->bsh, GPIO_INT_LEV_MASK, 0);
158 	bus_space_write_4(sc->bst, sc->bsh, GPIO_INT_CAUSE, 0);
159 
160 	if (sc->use_high) {
161 		bus_space_write_4(sc->bst, sc->bsh,
162 		    GPIO_HI_INT_EDGE_MASK, 0);
163 		bus_space_write_4(sc->bst, sc->bsh,
164 		    GPIO_HI_INT_LEV_MASK, 0);
165 		bus_space_write_4(sc->bst, sc->bsh,
166 		    GPIO_HI_INT_CAUSE, 0);
167 	}
168 
169 	for (i = 0; i < sc->irq_num; i++) {
170 		if (bus_setup_intr(dev, sc->res[1 + i],
171 		    INTR_TYPE_MISC | INTR_FAST,
172 		    (driver_filter_t *)mv_gpio_intr, NULL,
173 		    sc, &sc->ih_cookie[i]) != 0) {
174 			bus_release_resources(dev, mv_gpio_res, sc->res);
175 			device_printf(dev, "could not set up intr %d\n", i);
176 			return (ENXIO);
177 		}
178 	}
179 
180 	/* Setup GPIO lines */
181 	for (i = 0; mv_gpio_config[i].gc_gpio >= 0; i++) {
182 		mv_gpio_configure(mv_gpio_config[i].gc_gpio,
183 		    mv_gpio_config[i].gc_flags, ~0u);
184 
185 		if (mv_gpio_config[i].gc_output < 0)
186 			mv_gpio_out_en(mv_gpio_config[i].gc_gpio, 0);
187 		else
188 			mv_gpio_out(mv_gpio_config[i].gc_gpio,
189 			    mv_gpio_config[i].gc_output, 1);
190 	}
191 
192 	return (0);
193 }
194 
195 static void
196 mv_gpio_intr(void *arg)
197 {
198 	uint32_t int_cause, gpio_val;
199 	uint32_t int_cause_hi, gpio_val_hi = 0;
200 	int i;
201 
202 	int_cause = mv_gpio_reg_read(GPIO_INT_CAUSE);
203 	gpio_val = mv_gpio_reg_read(GPIO_DATA_IN);
204 	gpio_val &= int_cause;
205 	if (mv_gpio_softc->use_high) {
206 		int_cause_hi = mv_gpio_reg_read(GPIO_HI_INT_CAUSE);
207 		gpio_val_hi = mv_gpio_reg_read(GPIO_HI_DATA_IN);
208 		gpio_val_hi &= int_cause_hi;
209 	}
210 
211 	i = 0;
212 	while (gpio_val != 0) {
213 		if (gpio_val & 1)
214 			mv_gpio_intr_handler(i);
215 		gpio_val >>= 1;
216 		i++;
217 	}
218 
219 	if (mv_gpio_softc->use_high) {
220 		i = 0;
221 		while (gpio_val_hi != 0) {
222 			if (gpio_val_hi & 1)
223 				mv_gpio_intr_handler(i + GPIO_PINS_PER_REG);
224 			gpio_val_hi >>= 1;
225 			i++;
226 		}
227 	}
228 }
229 
230 /*
231  * GPIO interrupt handling
232  */
233 
234 static struct intr_event *gpio_events[MV_GPIO_MAX_NPINS];
235 
236 int
237 mv_gpio_setup_intrhandler(const char *name, driver_filter_t *filt,
238     void (*hand)(void *), void *arg, int pin, int flags, void **cookiep)
239 {
240 	struct	intr_event *event;
241 	int	error;
242 
243 	if (pin < 0 || pin >= mv_gpio_softc->pin_num)
244 		return (ENXIO);
245 	event = gpio_events[pin];
246 	if (event == NULL) {
247 		error = intr_event_create(&event, (void *)pin, 0, pin,
248 		    (void (*)(void *))mv_gpio_intr_mask,
249 		    (void (*)(void *))mv_gpio_intr_unmask,
250 		    (void (*)(void *))mv_gpio_int_ack,
251 		    NULL,
252 		    "gpio%d:", pin);
253 		if (error != 0)
254 			return (error);
255 		gpio_events[pin] = event;
256 	}
257 
258 	intr_event_add_handler(event, name, filt, hand, arg,
259 	    intr_priority(flags), flags, cookiep);
260 	return (0);
261 }
262 
263 void
264 mv_gpio_intr_mask(int pin)
265 {
266 
267 	if (pin >= mv_gpio_softc->pin_num)
268 		return;
269 
270 	if (gpio_setup[pin] & MV_GPIO_EDGE)
271 		mv_gpio_edge(pin, 0);
272 	else
273 		mv_gpio_level(pin, 0);
274 }
275 
276 void
277 mv_gpio_intr_unmask(int pin)
278 {
279 
280 	if (pin >= mv_gpio_softc->pin_num)
281 		return;
282 
283 	if (gpio_setup[pin] & MV_GPIO_EDGE)
284 		mv_gpio_edge(pin, 1);
285 	else
286 		mv_gpio_level(pin, 1);
287 }
288 
289 static void
290 mv_gpio_intr_handler(int pin)
291 {
292 	struct intr_event *event;
293 
294 	event = gpio_events[pin];
295 	if (event == NULL || TAILQ_EMPTY(&event->ie_handlers))
296 		return;
297 
298 	intr_event_handle(event, NULL);
299 }
300 
301 int
302 mv_gpio_configure(uint32_t pin, uint32_t flags, uint32_t mask)
303 {
304 
305 	if (pin >= mv_gpio_softc->pin_num)
306 		return (EINVAL);
307 
308 	if (mask & MV_GPIO_BLINK)
309 		mv_gpio_blink(pin, flags & MV_GPIO_BLINK);
310 	if (mask & MV_GPIO_POLAR_LOW)
311 		mv_gpio_polarity(pin, flags & MV_GPIO_POLAR_LOW);
312 	if (mask & MV_GPIO_EDGE)
313 		mv_gpio_edge(pin, flags & MV_GPIO_EDGE);
314 	if (mask & MV_GPIO_LEVEL)
315 		mv_gpio_level(pin, flags & MV_GPIO_LEVEL);
316 
317 	gpio_setup[pin] &= ~(mask);
318 	gpio_setup[pin] |= (flags & mask);
319 
320 	return (0);
321 }
322 
323 void
324 mv_gpio_out(uint32_t pin, uint8_t val, uint8_t enable)
325 {
326 
327 	mv_gpio_value_set(pin, val);
328 	mv_gpio_out_en(pin, enable);
329 }
330 
331 uint8_t
332 mv_gpio_in(uint32_t pin)
333 {
334 
335 	return (mv_gpio_value_get(pin));
336 }
337 
338 static uint32_t
339 mv_gpio_reg_read(uint32_t reg)
340 {
341 
342 	return (bus_space_read_4(mv_gpio_softc->bst,
343 	    mv_gpio_softc->bsh, reg));
344 }
345 
346 static void
347 mv_gpio_reg_write(uint32_t reg, uint32_t val)
348 {
349 
350 	bus_space_write_4(mv_gpio_softc->bst,
351 	    mv_gpio_softc->bsh, reg, val);
352 }
353 
354 static void
355 mv_gpio_reg_set(uint32_t reg, uint32_t pin)
356 {
357 	uint32_t reg_val;
358 
359 	reg_val = mv_gpio_reg_read(reg);
360 	reg_val |= GPIO(pin);
361 	mv_gpio_reg_write(reg, reg_val);
362 }
363 
364 static void
365 mv_gpio_reg_clear(uint32_t reg, uint32_t pin)
366 {
367 	uint32_t reg_val;
368 
369 	reg_val = mv_gpio_reg_read(reg);
370 	reg_val &= ~(GPIO(pin));
371 	mv_gpio_reg_write(reg, reg_val);
372 }
373 
374 static void
375 mv_gpio_out_en(uint32_t pin, uint8_t enable)
376 {
377 	uint32_t reg;
378 
379 	if (pin >= mv_gpio_softc->pin_num)
380 		return;
381 
382 	if (pin >= GPIO_PINS_PER_REG) {
383 		reg = GPIO_HI_DATA_OUT_EN_CTRL;
384 		pin -= GPIO_PINS_PER_REG;
385 	} else
386 		reg = GPIO_DATA_OUT_EN_CTRL;
387 
388 	if (enable)
389 		mv_gpio_reg_clear(reg, pin);
390 	else
391 		mv_gpio_reg_set(reg, pin);
392 }
393 
394 static void
395 mv_gpio_blink(uint32_t pin, uint8_t enable)
396 {
397 	uint32_t reg;
398 
399 	if (pin >= mv_gpio_softc->pin_num)
400 		return;
401 
402 	if (pin >= GPIO_PINS_PER_REG) {
403 		reg = GPIO_HI_BLINK_EN;
404 		pin -= GPIO_PINS_PER_REG;
405 	} else
406 		reg = GPIO_BLINK_EN;
407 
408 	if (enable)
409 		mv_gpio_reg_set(reg, pin);
410 	else
411 		mv_gpio_reg_clear(reg, pin);
412 }
413 
414 static void
415 mv_gpio_polarity(uint32_t pin, uint8_t enable)
416 {
417 	uint32_t reg;
418 
419 	if (pin >= mv_gpio_softc->pin_num)
420 		return;
421 
422 	if (pin >= GPIO_PINS_PER_REG) {
423 		reg = GPIO_HI_DATA_IN_POLAR;
424 		pin -= GPIO_PINS_PER_REG;
425 	} else
426 		reg = GPIO_DATA_IN_POLAR;
427 
428 	if (enable)
429 		mv_gpio_reg_set(reg, pin);
430 	else
431 		mv_gpio_reg_clear(reg, pin);
432 }
433 
434 static void
435 mv_gpio_level(uint32_t pin, uint8_t enable)
436 {
437 	uint32_t reg;
438 
439 	if (pin >= mv_gpio_softc->pin_num)
440 		return;
441 
442 	if (pin >= GPIO_PINS_PER_REG) {
443 		reg = GPIO_HI_INT_LEV_MASK;
444 		pin -= GPIO_PINS_PER_REG;
445 	} else
446 		reg = GPIO_INT_LEV_MASK;
447 
448 	if (enable)
449 		mv_gpio_reg_set(reg, pin);
450 	else
451 		mv_gpio_reg_clear(reg, pin);
452 }
453 
454 static void
455 mv_gpio_edge(uint32_t pin, uint8_t enable)
456 {
457 	uint32_t reg;
458 
459 	if (pin >= mv_gpio_softc->pin_num)
460 		return;
461 
462 	if (pin >= GPIO_PINS_PER_REG) {
463 		reg = GPIO_HI_INT_EDGE_MASK;
464 		pin -= GPIO_PINS_PER_REG;
465 	} else
466 		reg = GPIO_INT_EDGE_MASK;
467 
468 	if (enable)
469 		mv_gpio_reg_set(reg, pin);
470 	else
471 		mv_gpio_reg_clear(reg, pin);
472 }
473 
474 static void
475 mv_gpio_int_ack(uint32_t pin)
476 {
477 	uint32_t reg;
478 
479 	if (pin >= mv_gpio_softc->pin_num)
480 		return;
481 
482 	if (pin >= GPIO_PINS_PER_REG) {
483 		reg = GPIO_HI_INT_CAUSE;
484 		pin -= GPIO_PINS_PER_REG;
485 	} else
486 		reg = GPIO_INT_CAUSE;
487 
488 	mv_gpio_reg_clear(reg, pin);
489 }
490 
491 static uint32_t
492 mv_gpio_value_get(uint32_t pin)
493 {
494 	uint32_t reg, reg_val;
495 
496 	if (pin >= mv_gpio_softc->pin_num)
497 		return (0);
498 
499 	if (pin >= GPIO_PINS_PER_REG) {
500 		reg = GPIO_HI_DATA_IN;
501 		pin -= GPIO_PINS_PER_REG;
502 	} else
503 		reg = GPIO_DATA_IN;
504 
505 	reg_val = mv_gpio_reg_read(reg);
506 
507 	return (reg_val & GPIO(pin));
508 }
509 
510 static void
511 mv_gpio_value_set(uint32_t pin, uint8_t val)
512 {
513 	uint32_t reg;
514 
515 	if (pin >= mv_gpio_softc->pin_num)
516 		return;
517 
518 	if (pin >= GPIO_PINS_PER_REG) {
519 		reg = GPIO_HI_DATA_OUT;
520 		pin -= GPIO_PINS_PER_REG;
521 	} else
522 		reg = GPIO_DATA_OUT;
523 
524 	if (val)
525 		mv_gpio_reg_set(reg, pin);
526 	else
527 		mv_gpio_reg_clear(reg, pin);
528 }
529