Home
last modified time | relevance | path

Searched refs:regPWRSEQ0_BL_PWM_CNTL2_BASE_IDX (Results 1 – 10 of 10) sorted by relevance

/linux/drivers/gpu/drm/amd/include/asic_reg/dpcs/
H A Ddpcs_3_1_4_offset.h7171 #define regPWRSEQ0_BL_PWM_CNTL2_BASE_IDX … macro
H A Ddpcs_4_2_3_offset.h93 #define regPWRSEQ0_BL_PWM_CNTL2_BASE_IDX … macro
H A Ddpcs_4_2_2_offset.h76 #define regPWRSEQ0_BL_PWM_CNTL2_BASE_IDX … macro
H A Ddpcs_4_2_0_offset.h89 #define regPWRSEQ0_BL_PWM_CNTL2_BASE_IDX … macro
/linux/drivers/gpu/drm/amd/include/asic_reg/dcn/
H A Ddcn_3_1_5_offset.h12293 #define regPWRSEQ0_BL_PWM_CNTL2_BASE_IDX … macro
H A Ddcn_3_5_1_offset.h10415 #define regPWRSEQ0_BL_PWM_CNTL2_BASE_IDX … macro
H A Ddcn_3_5_0_offset.h10436 #define regPWRSEQ0_BL_PWM_CNTL2_BASE_IDX … macro
H A Ddcn_3_1_4_offset.h11537 #define regPWRSEQ0_BL_PWM_CNTL2_BASE_IDX … macro
H A Ddcn_3_1_2_offset.h12428 #define regPWRSEQ0_BL_PWM_CNTL2_BASE_IDX … macro
H A Ddcn_3_1_6_offset.h13024 #define regPWRSEQ0_BL_PWM_CNTL2_BASE_IDX … macro