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Searched refs:IsVecInReg (Results 1 – 1 of 1) sorted by relevance

/freebsd/contrib/llvm-project/llvm/lib/CodeGen/SelectionDAG/
H A DTargetLowering.cpp2496 bool IsVecInReg = Op.getOpcode() == ISD::ZERO_EXTEND_VECTOR_INREG; in SimplifyDemandedBits() local
2502 if (IsLE && IsVecInReg && DemandedElts == 1 && in SimplifyDemandedBits()
2507 IsVecInReg ? ISD::ANY_EXTEND_VECTOR_INREG : ISD::ANY_EXTEND; in SimplifyDemandedBits()
2537 bool IsVecInReg = Op.getOpcode() == ISD::SIGN_EXTEND_VECTOR_INREG; in SimplifyDemandedBits() local
2550 if (IsLE && IsVecInReg && DemandedElts == 1 && in SimplifyDemandedBits()
2559 IsVecInReg ? ISD::ANY_EXTEND_VECTOR_INREG : ISD::ANY_EXTEND; in SimplifyDemandedBits()
2576 IsVecInReg ? ISD::ZERO_EXTEND_VECTOR_INREG : ISD::ZERO_EXTEND; in SimplifyDemandedBits()
2579 if (!IsVecInReg) in SimplifyDemandedBits()
2600 bool IsVecInReg = Op.getOpcode() == ISD::ANY_EXTEND_VECTOR_INREG; in SimplifyDemandedBits() local
2604 if (IsLE && IsVecInReg && DemandedElts == 1 && in SimplifyDemandedBits()