1 /* 2 * CDDL HEADER START 3 * 4 * The contents of this file are subject to the terms of the 5 * Common Development and Distribution License (the "License"). 6 * You may not use this file except in compliance with the License. 7 * 8 * You can obtain a copy of the license at usr/src/OPENSOLARIS.LICENSE 9 * or http://www.opensolaris.org/os/licensing. 10 * See the License for the specific language governing permissions 11 * and limitations under the License. 12 * 13 * When distributing Covered Code, include this CDDL HEADER in each 14 * file and include the License file at usr/src/OPENSOLARIS.LICENSE. 15 * If applicable, add the following below this CDDL HEADER, with the 16 * fields enclosed by brackets "[]" replaced with your own identifying 17 * information: Portions Copyright [yyyy] [name of copyright owner] 18 * 19 * CDDL HEADER END 20 */ 21 /* 22 * Copyright 2009 Sun Microsystems, Inc. All rights reserved. 23 * Use is subject to license terms. 24 */ 25 /* 26 * Copyright 2019 Joyent, Inc. 27 * Copyright 2025 Oxide Computer Company 28 */ 29 30 #ifndef _SYS_PCIE_H 31 #define _SYS_PCIE_H 32 33 #ifdef __cplusplus 34 extern "C" { 35 #endif 36 37 #include <sys/stdint.h> 38 #include <sys/pci.h> 39 40 /* 41 * PCI Express capability registers in PCI configuration space relative to 42 * the PCI Express Capability structure. 43 */ 44 #define PCIE_CAP_ID PCI_CAP_ID 45 #define PCIE_CAP_NEXT_PTR PCI_CAP_NEXT_PTR 46 #define PCIE_PCIECAP 0x02 /* PCI-e Capability Reg */ 47 #define PCIE_DEVCAP 0x04 /* Device Capability */ 48 #define PCIE_DEVCTL 0x08 /* Device Control */ 49 #define PCIE_DEVSTS 0x0A /* Device Status */ 50 #define PCIE_LINKCAP 0x0C /* Link Capability */ 51 #define PCIE_LINKCTL 0x10 /* Link Control */ 52 #define PCIE_LINKSTS 0x12 /* Link Status */ 53 #define PCIE_SLOTCAP 0x14 /* Slot Capability */ 54 #define PCIE_SLOTCTL 0x18 /* Slot Control */ 55 #define PCIE_SLOTSTS 0x1A /* Slot Status */ 56 #define PCIE_ROOTCTL 0x1C /* Root Control */ 57 #define PCIE_ROOTCAP 0x1E /* Root Capabilities */ 58 #define PCIE_ROOTSTS 0x20 /* Root Status */ 59 #define PCIE_DEVCAP2 0x24 /* Device Capability 2 */ 60 #define PCIE_DEVCTL2 0x28 /* Device Control 2 */ 61 #define PCIE_DEVSTS2 0x2A /* Device Status 2 */ 62 #define PCIE_LINKCAP2 0x2C /* Link Capability 2 */ 63 #define PCIE_LINKCTL2 0x30 /* Link Control 2 */ 64 #define PCIE_LINKSTS2 0x32 /* Link Status 2 */ 65 #define PCIE_SLOTCAP2 0x34 /* Slot Capability 2 */ 66 #define PCIE_SLOTCTL2 0x38 /* Slot Control 2 */ 67 #define PCIE_SLOTSTS2 0x3A /* Slot Status 2 */ 68 69 /* 70 * PCI-Express Config Space size 71 */ 72 #define PCIE_CONF_HDR_SIZE 4096 /* PCIe configuration header size */ 73 74 /* 75 * PCI-Express Capabilities Register (2 bytes) 76 */ 77 #define PCIE_PCIECAP_VER_1_0 0x1 /* PCI-E spec 1.0 */ 78 #define PCIE_PCIECAP_VER_2_0 0x2 /* PCI-E spec 2.0 */ 79 #define PCIE_PCIECAP_VER_MASK 0xF /* Version Mask */ 80 #define PCIE_PCIECAP_DEV_TYPE_PCIE_DEV 0x00 /* PCI-E Endpont Device */ 81 #define PCIE_PCIECAP_DEV_TYPE_PCI_DEV 0x10 /* "Leg PCI" Endpont Device */ 82 #define PCIE_PCIECAP_DEV_TYPE_ROOT 0x40 /* Root Port of Root Complex */ 83 #define PCIE_PCIECAP_DEV_TYPE_UP 0x50 /* Upstream Port of Switch */ 84 #define PCIE_PCIECAP_DEV_TYPE_DOWN 0x60 /* Downstream Port of Switch */ 85 #define PCIE_PCIECAP_DEV_TYPE_PCIE2PCI 0x70 /* PCI-E to PCI Bridge */ 86 #define PCIE_PCIECAP_DEV_TYPE_PCI2PCIE 0x80 /* PCI to PCI-E Bridge */ 87 #define PCIE_PCIECAP_DEV_TYPE_RC_IEP 0x90 /* RootComplex Integrated Dev */ 88 #define PCIE_PCIECAP_DEV_TYPE_RC_EC 0xA0 /* RootComplex Evt Collector */ 89 #define PCIE_PCIECAP_DEV_TYPE_MASK 0xF0 /* Device/Port Type Mask */ 90 #define PCIE_PCIECAP_SLOT_IMPL 0x100 /* Slot Impl vs Integrated */ 91 #define PCIE_PCIECAP_INT_MSG_NUM 0x3E00 /* Interrupt Message Number */ 92 93 /* 94 * Device Capabilities Register (4 bytes) 95 */ 96 #define PCIE_DEVCAP_MAX_PAYLOAD_128 0x0 97 #define PCIE_DEVCAP_MAX_PAYLOAD_256 0x1 98 #define PCIE_DEVCAP_MAX_PAYLOAD_512 0x2 99 #define PCIE_DEVCAP_MAX_PAYLOAD_1024 0x3 100 #define PCIE_DEVCAP_MAX_PAYLOAD_2048 0x4 101 #define PCIE_DEVCAP_MAX_PAYLOAD_4096 0x5 102 #define PCIE_DEVCAP_MAX_PAYLOAD_MASK 0x7 /* Max Payload Size Supported */ 103 104 #define PCIE_DEVCAP_PHTM_FUNC_NONE 0x00 /* No Function # bits used */ 105 #define PCIE_DEVCAP_PHTM_FUNC_ONE 0x08 /* First most sig. bit used */ 106 #define PCIE_DEVCAP_PHTM_FUNC_TWO 0x10 /* First 2 most sig bit used */ 107 #define PCIE_DEVCAP_PHTM_FUNC_THREE 0x18 /* All 3 bits used */ 108 #define PCIE_DEVCAP_PHTM_FUNC_MASK 0x18 /* Phantom Func Supported */ 109 110 #define PCIE_DEVCAP_EXT_TAG_5BIT 0x00 /* 5-Bit Tag Field Supported */ 111 #define PCIE_DEVCAP_EXT_TAG_8BIT 0x20 /* 8-Bit Tag Field Supported */ 112 #define PCIE_DEVCAP_EXT_TAG_MASK 0x20 /* Ext. Tag Field Supported */ 113 114 #define PCIE_DEVCAP_EP_L0S_LAT_MIN 0x000 /* < 64 ns */ 115 #define PCIE_DEVCAP_EP_L0S_LAT_64ns 0x040 /* 64 ns - 128 ns */ 116 #define PCIE_DEVCAP_EP_L0S_LAT_128ns 0x080 /* 128 ns - 256 ns */ 117 #define PCIE_DEVCAP_EP_L0S_LAT_256ns 0x0C0 /* 256 ns - 512 ns */ 118 #define PCIE_DEVCAP_EP_L0S_LAT_512ns 0x100 /* 512 ns - 1 us */ 119 #define PCIE_DEVCAP_EP_L0S_LAT_1us 0x140 /* 1 us - 2 us */ 120 #define PCIE_DEVCAP_EP_L0S_LAT_2us 0x180 /* 2 us - 4 us */ 121 #define PCIE_DEVCAP_EP_L0S_LAT_MAX 0x1C0 /* > 4 us */ 122 #define PCIE_DEVCAP_EP_L0S_LAT_MASK 0x1C0 /* EP L0s Accetable Latency */ 123 124 #define PCIE_DEVCAP_EP_L1_LAT_MIN 0x000 /* < 1 us */ 125 #define PCIE_DEVCAP_EP_L1_LAT_1us 0x140 /* 1 us - 2 us */ 126 #define PCIE_DEVCAP_EP_L1_LAT_2us 0x180 /* 2 us - 4 us */ 127 #define PCIE_DEVCAP_EP_L1_LAT_4us 0x140 /* 4 us - 8 us */ 128 #define PCIE_DEVCAP_EP_L1_LAT_8us 0x180 /* 8 us - 16 us */ 129 #define PCIE_DEVCAP_EP_L1_LAT_16us 0x140 /* 16 us - 32 us */ 130 #define PCIE_DEVCAP_EP_L1_LAT_32us 0x180 /* 32 us - 64 us */ 131 #define PCIE_DEVCAP_EP_L1_LAT_MAX 0x1C0 /* > 64 us */ 132 #define PCIE_DEVCAP_EP_L1_LAT_MASK 0x700 /* EP L1 Accetable Latency */ 133 134 /* 135 * As of PCIe 2.x these three bits are now undefined. 136 */ 137 #define PCIE_DEVCAP_ATTN_BUTTON 0x1000 /* Attention Button Present */ 138 #define PCIE_DEVCAP_ATTN_INDICATOR 0x2000 /* Attn Indicator Present */ 139 #define PCIE_DEVCAP_PWR_INDICATOR 0x4000 /* Power Indicator Present */ 140 141 #define PCIE_DEVCAP_ROLE_BASED_ERR_REP 0x8000 /* Role Based Error Reporting */ 142 143 #define PCIE_DEVCAP_PLMT_VAL_SHIFT 18 /* Power Limit Value Shift */ 144 #define PCIE_DEVCAP_PLMT_VAL_MASK 0xFF /* Power Limit Value Mask */ 145 146 #define PCIE_DEVCAP_PLMT_SCL_1_BY_1 0x0000000 /* 1x Scale */ 147 #define PCIE_DEVCAP_PLMT_SCL_1_BY_10 0x4000000 /* 0.1x Scale */ 148 #define PCIE_DEVCAP_PLMT_SCL_1_BY_100 0x8000000 /* 0.01x Scale */ 149 #define PCIE_DEVCAP_PLMT_SCL_1_BY_1000 0xC000000 /* 0.001x Scale */ 150 #define PCIE_DEVCAP_PLMT_SCL_MASK 0xC000000 /* Power Limit Scale */ 151 152 #define PCIE_DEVCAP_FLR 0x10000000 /* Function Level Reset */ 153 154 /* 155 * Device Control Register (2 bytes) 156 */ 157 #define PCIE_DEVCTL_CE_REPORTING_EN 0x1 /* Correctable Error Enable */ 158 #define PCIE_DEVCTL_NFE_REPORTING_EN 0x2 /* Non-Fatal Error Enable */ 159 #define PCIE_DEVCTL_FE_REPORTING_EN 0x4 /* Fatal Error Enable */ 160 #define PCIE_DEVCTL_UR_REPORTING_EN 0x8 /* Unsupported Request Enable */ 161 #define PCIE_DEVCTL_ERR_MASK 0xF /* All of the above bits */ 162 163 #define PCIE_DEVCTL_RO_EN 0x10 /* Enable Relaxed Ordering */ 164 165 #define PCIE_DEVCTL_MAX_PAYLOAD_128 0x00 166 #define PCIE_DEVCTL_MAX_PAYLOAD_256 0x20 167 #define PCIE_DEVCTL_MAX_PAYLOAD_512 0x40 168 #define PCIE_DEVCTL_MAX_PAYLOAD_1024 0x60 169 #define PCIE_DEVCTL_MAX_PAYLOAD_2048 0x80 170 #define PCIE_DEVCTL_MAX_PAYLOAD_4096 0xA0 171 #define PCIE_DEVCTL_MAX_PAYLOAD_MASK 0xE0 /* Max_Payload_Size */ 172 #define PCIE_DEVCTL_MAX_PAYLOAD_SHIFT 0x5 173 174 #define PCIE_DEVCTL_EXT_TAG_FIELD_EN 0x100 /* Extended Tag Field Enable */ 175 #define PCIE_DEVCTL_PHTM_FUNC_EN 0x200 /* Phantom Functions Enable */ 176 #define PCIE_DEVCTL_AUX_POWER_PM_EN 0x400 /* Auxiliary Power PM Enable */ 177 #define PCIE_DEVCTL_ENABLE_NO_SNOOP 0x800 /* Enable No Snoop */ 178 179 #define PCIE_DEVCTL_MAX_READ_REQ_128 0x0000 180 #define PCIE_DEVCTL_MAX_READ_REQ_256 0x1000 181 #define PCIE_DEVCTL_MAX_READ_REQ_512 0x2000 182 #define PCIE_DEVCTL_MAX_READ_REQ_1024 0x3000 183 #define PCIE_DEVCTL_MAX_READ_REQ_2048 0x4000 184 #define PCIE_DEVCTL_MAX_READ_REQ_4096 0x5000 185 #define PCIE_DEVCTL_MAX_READ_REQ_MASK 0x7000 /* Max_Read_Request_Size */ 186 #define PCIE_DEVCTL_MAX_READ_REQ_SHIFT 0xC 187 188 #define PCIE_DEVCTL_BRIDGE_RETRY 0x8000 /* Bridge can return CRS */ 189 #define PCIE_DEVCTL_INITIATE_FLR 0x8000 /* Start Function Level Reset */ 190 191 /* 192 * Device Status Register (2 bytes) 193 */ 194 #define PCIE_DEVSTS_CE_DETECTED 0x1 /* Correctable Error Detected */ 195 #define PCIE_DEVSTS_NFE_DETECTED 0x2 /* Non Fatal Error Detected */ 196 #define PCIE_DEVSTS_FE_DETECTED 0x4 /* Fatal Error Detected */ 197 #define PCIE_DEVSTS_UR_DETECTED 0x8 /* Unsupported Req Detected */ 198 #define PCIE_DEVSTS_AUX_POWER 0x10 /* AUX Power Detected */ 199 #define PCIE_DEVSTS_TRANS_PENDING 0x20 /* Transactions Pending */ 200 #define PCIE_DEVSTS_EPR_DETECTED 0x40 /* Emergency Power Reduction */ 201 202 /* 203 * Link Capability Register (4 bytes) 204 */ 205 #define PCIE_LINKCAP_MAX_SPEED_2_5 0x1 /* 2.5 GT/s Speed */ 206 /* 207 * In version 2 of PCI express, this indicated that both 5.0 GT/s and 2.5 GT/s 208 * speeds were supported. The use of this as the maximum link speed was added 209 * with PCIe v3. 210 */ 211 #define PCIE_LINKCAP_MAX_SPEED_5 0x2 /* 5.0 GT/s Speed */ 212 #define PCIE_LINKCAP_MAX_SPEED_8 0x3 /* 8.0 GT/s Speed */ 213 #define PCIE_LINKCAP_MAX_SPEED_16 0x4 /* 16.0 GT/s Speed */ 214 #define PCIE_LINKCAP_MAX_SPEED_32 0x5 /* 32.0 GT/s Speed */ 215 #define PCIE_LINKCAP_MAX_SPEED_64 0x6 /* 64.0 GT/s Speed */ 216 #define PCIE_LINKCAP_MAX_SPEED_MASK 0xF /* Maximum Link Speed */ 217 #define PCIE_LINKCAP_MAX_WIDTH_X1 0x010 218 #define PCIE_LINKCAP_MAX_WIDTH_X2 0x020 219 #define PCIE_LINKCAP_MAX_WIDTH_X4 0x040 220 #define PCIE_LINKCAP_MAX_WIDTH_X8 0x080 221 #define PCIE_LINKCAP_MAX_WIDTH_X12 0x0C0 222 #define PCIE_LINKCAP_MAX_WIDTH_X16 0x100 223 #define PCIE_LINKCAP_MAX_WIDTH_X32 0x200 224 #define PCIE_LINKCAP_MAX_WIDTH_MASK 0x3f0 /* Maximum Link Width */ 225 226 #define PCIE_LINKCAP_ASPM_SUP_L0S 0x400 /* L0s Entry Supported */ 227 #define PCIE_LINKCAP_ASPM_SUP_L1 0x800 /* L1 Entry Supported */ 228 #define PCIE_LINKCAP_ASPM_SUP_L0S_L1 0xC00 /* L0s abd L1 Supported */ 229 #define PCIE_LINKCAP_ASPM_SUP_MASK 0xC00 /* ASPM Support */ 230 231 #define PCIE_LINKCAP_L0S_EXIT_LAT_MIN 0x0000 /* < 64 ns */ 232 #define PCIE_LINKCAP_L0S_EXIT_LAT_64ns 0x1000 /* 64 ns - 128 ns */ 233 #define PCIE_LINKCAP_L0S_EXIT_LAT_128ns 0x2000 /* 128 ns - 256 ns */ 234 #define PCIE_LINKCAP_L0S_EXIT_LAT_256ns 0x3000 /* 256 ns - 512 ns */ 235 #define PCIE_LINKCAP_L0S_EXIT_LAT_512ns 0x4000 /* 512 ns - 1 us */ 236 #define PCIE_LINKCAP_L0S_EXIT_LAT_1us 0x5000 /* 1 us - 2 us */ 237 #define PCIE_LINKCAP_L0S_EXIT_LAT_2us 0x6000 /* 2 us - 4 us */ 238 #define PCIE_LINKCAP_L0S_EXIT_LAT_MAX 0x7000 /* > 4 us */ 239 #define PCIE_LINKCAP_L0S_EXIT_LAT_MASK 0x7000 /* L0s Exit Latency */ 240 241 #define PCIE_LINKCAP_L1_EXIT_LAT_MIN 0x00000 /* < 1 us */ 242 #define PCIE_LINKCAP_L1_EXIT_LAT_1us 0x08000 /* 1 us - 2 us */ 243 #define PCIE_LINKCAP_L1_EXIT_LAT_2us 0x10000 /* 2 us - 4 us */ 244 #define PCIE_LINKCAP_L1_EXIT_LAT_4us 0x18000 /* 4 us - 8 us */ 245 #define PCIE_LINKCAP_L1_EXIT_LAT_8us 0x20000 /* 8 us - 16 us */ 246 #define PCIE_LINKCAP_L1_EXIT_LAT_16us 0x28000 /* 16 us - 32 us */ 247 #define PCIE_LINKCAP_L1_EXIT_LAT_32us 0x30000 /* 32 us - 64 us */ 248 #define PCIE_LINKCAP_L1_EXIT_LAT_MAX 0x38000 /* > 64 us */ 249 #define PCIE_LINKCAP_L1_EXIT_LAT_MASK 0x38000 /* L1 Exit Latency */ 250 251 #define PCIE_LINKCAP_CLOCK_POWER_MGMT 0x40000 /* Clock Power Management */ 252 #define PCIE_LINKCAP_SDER_CAP 0x80000 /* Surprise Down Err report */ 253 #define PCIE_LINKCAP_DLL_ACTIVE_REP_CAPABLE 0x100000 /* DLL Active */ 254 /* Capable bit */ 255 #define PCIE_LINKCAP_LINK_BW_NOTIFY_CAP 0x200000 /* Link Bandwidth Notify Cap */ 256 #define PCIE_LINKCAP_ASPM_OPTIONAL 0x400000 /* ASPM Opt. Comp. */ 257 258 #define PCIE_LINKCAP_PORT_NUMBER 0xFF000000 /* Port Number */ 259 #define PCIE_LINKCAP_PORT_NUMBER_SHIFT 24 /* Port Number Shift */ 260 #define PCIE_LINKCAP_PORT_NUMBER_MASK 0xFF /* Port Number Mask */ 261 262 /* 263 * Link Control Register (2 bytes) 264 */ 265 #define PCIE_LINKCTL_ASPM_CTL_DIS 0x0 /* ASPM Disable */ 266 #define PCIE_LINKCTL_ASPM_CTL_L0S 0x1 /* ASPM L0s only */ 267 #define PCIE_LINKCTL_ASPM_CTL_L1 0x2 /* ASPM L1 only */ 268 #define PCIE_LINKCTL_ASPM_CTL_L0S_L1 0x3 /* ASPM L0s and L1 only */ 269 #define PCIE_LINKCTL_ASPM_CTL_MASK 0x3 /* ASPM Control */ 270 271 #define PCIE_LINKCTL_RCB_64_BYTE 0x0 /* 64 Byte */ 272 #define PCIE_LINKCTL_RCB_128_BYTE 0x8 /* 128 Byte */ 273 #define PCIE_LINKCTL_RCB_MASK 0x8 /* Read Completion Boundary */ 274 275 #define PCIE_LINKCTL_LINK_DISABLE 0x10 /* Link Disable */ 276 #define PCIE_LINKCTL_RETRAIN_LINK 0x20 /* Retrain Link */ 277 #define PCIE_LINKCTL_COMMON_CLK_CFG 0x40 /* Common Clock Configuration */ 278 #define PCIE_LINKCTL_EXT_SYNCH 0x80 /* Extended Synch */ 279 #define PCIE_LINKCTL_CLOCK_POWER_MGMT 0x100 /* Enable Clock Power Mgmt. */ 280 #define PCIE_LINKCTL_HW_WIDTH_DISABLE 0x200 /* hw auto width disable */ 281 #define PCIE_LINKCTL_LINK_BW_INTR_EN 0x400 /* Link bw mgmt intr */ 282 #define PCIE_LINKCTL_LINK_AUTO_BW_INTR_EN 0x800 /* Auto bw intr */ 283 284 #define PCI_LINKCTRL_DRS_SIG_CTRL_NO_REP 0x00 285 #define PCI_LINKCTRL_DRS_SIG_CTRL_IE 0x4000 286 #define PCI_LINKCTRL_DRS_SIG_CTRL_DRS_FRS 0x8000 287 #define PCIE_LINKCTL_DRS_SIG_CTRL_MASK 0xC000 /* DRS Signaling Control */ 288 289 /* 290 * Link Status Register (2 bytes) 291 */ 292 #define PCIE_LINKSTS_SPEED_2_5 0x1 /* 2.5 GT/s Link Speed */ 293 #define PCIE_LINKSTS_SPEED_5 0x2 /* 5.0 GT/s Link Speed */ 294 #define PCIE_LINKSTS_SPEED_8 0x3 /* 8.0 GT/s Link Speed */ 295 #define PCIE_LINKSTS_SPEED_16 0x4 /* 16.0 GT/s Link Speed */ 296 #define PCIE_LINKSTS_SPEED_32 0x5 /* 32.0 GT/s Link Speed */ 297 #define PCIE_LINKSTS_SPEED_64 0x6 /* 64.0 GT/s Link Speed */ 298 #define PCIE_LINKSTS_SPEED_MASK 0xF /* Link Speed */ 299 300 #define PCIE_LINKSTS_NEG_WIDTH_X1 0x010 301 #define PCIE_LINKSTS_NEG_WIDTH_X2 0x020 302 #define PCIE_LINKSTS_NEG_WIDTH_X4 0x040 303 #define PCIE_LINKSTS_NEG_WIDTH_X8 0x080 304 #define PCIE_LINKSTS_NEG_WIDTH_X12 0x0C0 305 #define PCIE_LINKSTS_NEG_WIDTH_X16 0x100 306 #define PCIE_LINKSTS_NEG_WIDTH_X32 0x200 307 #define PCIE_LINKSTS_NEG_WIDTH_MASK 0x3F0 /* Negotiated Link Width */ 308 309 /* This bit is undefined as of PCIe 2.x */ 310 #define PCIE_LINKSTS_TRAINING_ERROR 0x400 /* Training Error */ 311 #define PCIE_LINKSTS_LINK_TRAINING 0x800 /* Link Training */ 312 #define PCIE_LINKSTS_SLOT_CLK_CFG 0x1000 /* Slot Clock Configuration */ 313 #define PCIE_LINKSTS_DLL_LINK_ACTIVE 0x2000 /* DLL Link Active */ 314 #define PCIE_LINKSTS_LINK_BW_MGMT 0x4000 /* Link bw mgmt status */ 315 #define PCIE_LINKSTS_AUTO_BW 0x8000 /* Link auto BW status */ 316 317 /* 318 * Slot Capability Register (4 bytes) 319 */ 320 #define PCIE_SLOTCAP_ATTN_BUTTON 0x1 /* Attention Button Present */ 321 #define PCIE_SLOTCAP_POWER_CONTROLLER 0x2 /* Power Controller Present */ 322 #define PCIE_SLOTCAP_MRL_SENSOR 0x4 /* MRL Sensor Present */ 323 #define PCIE_SLOTCAP_ATTN_INDICATOR 0x8 /* Attn Indicator Present */ 324 #define PCIE_SLOTCAP_PWR_INDICATOR 0x10 /* Power Indicator Present */ 325 #define PCIE_SLOTCAP_HP_SURPRISE 0x20 /* Hot-Plug Surprise */ 326 #define PCIE_SLOTCAP_HP_CAPABLE 0x40 /* Hot-Plug Capable */ 327 328 #define PCIE_SLOTCAP_PLMT_VAL_SHIFT 7 /* Slot Pwr Limit Value Shift */ 329 #define PCIE_SLOTCAP_PLMT_VAL_MASK 0xFF /* Slot Pwr Limit Value */ 330 331 #define PCIE_SLOTCAP_PLMT_SCL_1_BY_1 0x00000 /* 1x Scale */ 332 #define PCIE_SLOTCAP_PLMT_SCL_1_BY_10 0x08000 /* 0.1x Scale */ 333 #define PCIE_SLOTCAP_PLMT_SCL_1_BY_100 0x10000 /* 0.01x Scale */ 334 #define PCIE_SLOTCAP_PLMT_SCL_1_BY_1000 0x18000 /* 0.001x Scale */ 335 #define PCIE_SLOTCAP_PLMT_SCL_MASK 0x18000 /* Slot Power Limit Scale */ 336 #define PCIE_SLOTCAP_EMI_LOCK_PRESENT 0x20000 /* EMI Lock Present */ 337 #define PCIE_SLOTCAP_NO_CMD_COMP_SUPP 0x40000 /* No Command Comp. Supported */ 338 339 #define PCIE_SLOTCAP_PHY_SLOT_NUM_SHIFT 19 /* Physical Slot Num Shift */ 340 #define PCIE_SLOTCAP_PHY_SLOT_NUM_MASK 0x1FFF /* Physical Slot Num Mask */ 341 342 #define PCIE_SLOTCAP_PHY_SLOT_NUM(reg) \ 343 (((reg) >> PCIE_SLOTCAP_PHY_SLOT_NUM_SHIFT) & \ 344 PCIE_SLOTCAP_PHY_SLOT_NUM_MASK) 345 346 /* 347 * Slot Control Register (2 bytes) 348 */ 349 #define PCIE_SLOTCTL_ATTN_BTN_EN 0x1 /* Attn Button Pressed Enable */ 350 #define PCIE_SLOTCTL_PWR_FAULT_EN 0x2 /* Pwr Fault Detected Enable */ 351 #define PCIE_SLOTCTL_MRL_SENSOR_EN 0x4 /* MRL Sensor Changed Enable */ 352 #define PCIE_SLOTCTL_PRESENCE_CHANGE_EN 0x8 /* Presence Detect Changed En */ 353 #define PCIE_SLOTCTL_CMD_INTR_EN 0x10 /* CMD Completed Interrupt En */ 354 #define PCIE_SLOTCTL_HP_INTR_EN 0x20 /* Hot-Plug Interrupt Enable */ 355 #define PCIE_SLOTCTL_PWR_CONTROL 0x0400 /* Power controller Control */ 356 #define PCIE_SLOTCTL_EMI_LOCK_CONTROL 0x0800 /* EMI Lock control */ 357 #define PCIE_SLOTCTL_DLL_STATE_EN 0x1000 /* DLL State Changed En */ 358 #define PCIE_SLOTCTL_AUTO_SLOT_PL_DIS 0x2000 /* Auto Slot Power Limit Dis */ 359 #define PCIE_SLOTCTL_INB_PRES_DET_DIS 0x4000 /* Inband Presence Detect Dis */ 360 #define PCIE_SLOTCTL_ATTN_INDICATOR_MASK 0x00C0 /* Attn Indicator mask */ 361 #define PCIE_SLOTCTL_PWR_INDICATOR_MASK 0x0300 /* Power Indicator mask */ 362 #define PCIE_SLOTCTL_INTR_MASK 0x103f /* Supported intr mask */ 363 364 /* State values for the Power and Attention Indicators */ 365 #define PCIE_SLOTCTL_INDICATOR_STATE_ON 0x1 /* indicator ON */ 366 #define PCIE_SLOTCTL_INDICATOR_STATE_BLINK 0x2 /* indicator BLINK */ 367 #define PCIE_SLOTCTL_INDICATOR_STATE_OFF 0x3 /* indicator OFF */ 368 369 /* 370 * Macros to set/get the state of Power and Attention Indicators 371 * in the PCI Express Slot Control Register. 372 */ 373 #define pcie_slotctl_pwr_indicator_get(reg) \ 374 (((reg) & PCIE_SLOTCTL_PWR_INDICATOR_MASK) >> 8) 375 #define pcie_slotctl_attn_indicator_get(ctrl) \ 376 (((ctrl) & PCIE_SLOTCTL_ATTN_INDICATOR_MASK) >> 6) 377 #define pcie_slotctl_attn_indicator_set(ctrl, v)\ 378 (((ctrl) & ~PCIE_SLOTCTL_ATTN_INDICATOR_MASK) | ((v) << 6)) 379 #define pcie_slotctl_pwr_indicator_set(ctrl, v)\ 380 (((ctrl) & ~PCIE_SLOTCTL_PWR_INDICATOR_MASK) | ((v) << 8)) 381 382 /* 383 * Slot Status register (2 bytes) 384 */ 385 #define PCIE_SLOTSTS_ATTN_BTN_PRESSED 0x1 /* Attention Button Pressed */ 386 #define PCIE_SLOTSTS_PWR_FAULT_DETECTED 0x2 /* Power Fault Detected */ 387 #define PCIE_SLOTSTS_MRL_SENSOR_CHANGED 0x4 /* MRL Sensor Changed */ 388 #define PCIE_SLOTSTS_PRESENCE_CHANGED 0x8 /* Presence Detect Changed */ 389 #define PCIE_SLOTSTS_COMMAND_COMPLETED 0x10 /* Command Completed */ 390 #define PCIE_SLOTSTS_MRL_SENSOR_OPEN 0x20 /* MRL Sensor Open */ 391 #define PCIE_SLOTSTS_PRESENCE_DETECTED 0x40 /* Card Present in slot */ 392 #define PCIE_SLOTSTS_EMI_LOCK_SET 0x0080 /* EMI Lock set */ 393 #define PCIE_SLOTSTS_DLL_STATE_CHANGED 0x0100 /* DLL State Changed */ 394 #define PCIE_SLOTSTS_STATUS_EVENTS 0x11f /* Supported events */ 395 396 /* 397 * Root Control Register (2 bytes) 398 */ 399 #define PCIE_ROOTCTL_SYS_ERR_ON_CE_EN 0x1 /* Sys Err on Cor Err Enable */ 400 #define PCIE_ROOTCTL_SYS_ERR_ON_NFE_EN 0x2 /* Sys Err on NF Err Enable */ 401 #define PCIE_ROOTCTL_SYS_ERR_ON_FE_EN 0x4 /* Sys Err on Fatal Err En */ 402 #define PCIE_ROOTCTL_PME_INTERRUPT_EN 0x8 /* PME Interrupt Enable */ 403 #define PCIE_ROOTCTL_CRS_SW_VIS_EN 0x10 /* CRS SW Visibility EN */ 404 405 /* 406 * Root Capabilities register (2 bytes) 407 */ 408 #define PCIE_ROOTCAP_CRS_SW_VIS 0x01 /* CRS SW Visible */ 409 410 /* 411 * Root Status Register (4 bytes) 412 */ 413 #define PCIE_ROOTSTS_PME_REQ_ID_SHIFT 0 /* PME Requestor ID */ 414 #define PCIE_ROOTSTS_PME_REQ_ID_MASK 0xFFFF /* PME Requestor ID */ 415 416 #define PCIE_ROOTSTS_PME_STATUS 0x10000 /* PME Status */ 417 #define PCIE_ROOTSTS_PME_PENDING 0x20000 /* PME Pending */ 418 419 /* 420 * Device Capabilities 2 Register (4 bytes) 421 */ 422 #define PCIE_DEVCAP2_COM_TO_RANGE_MASK 0xF 423 #define PCIE_DEVCAP2_COM_TO_DISABLE 0x10 424 #define PCIE_DEVCAP2_ARI_FORWARD 0x20 425 #define PCIE_DEVCAP2_ATOMICOP_ROUTING 0x40 426 #define PCIE_DEVCAP2_32_ATOMICOP_COMPL 0x80 427 #define PCIE_DEVCAP2_64_ATOMICOP_COMPL 0x100 428 #define PCIE_DEVCAP2_128_CAS_COMPL 0x200 429 #define PCIE_DEVCAP2_NO_RO_PR_PR_PASS 0x400 430 #define PCIE_DEVCAP2_LTR_MECH 0x800 431 #define PCIE_DEVCAP2_TPH_COMP_SHIFT 12 432 #define PCIE_DEVCAP2_TPH_COMP_MASK 0x3 433 #define PCIE_DEVCAP2_LNSYS_CLS_SHIFT 14 434 #define PCIE_DEVCAP2_LNSYS_CLS_MASK 0x3 435 #define PCIE_DEVCAP2_10B_TAG_COMP_SUP 0x10000 436 #define PCIE_DEVCAP2_10B_TAG_REQ_SUP 0x20000 437 #define PCIE_DEVCAP2_OBFF_SHIFT 18 438 #define PCIE_DEVCAP2_OBFF_MASK 0x3 439 #define PCIE_DEVCAP2_EXT_FMT_FIELD 0x100000 440 #define PCIE_DEVCAP2_END_END_TLP_PREFIX 0x200000 441 #define PCIE_DEVCAP2_MAX_END_END_SHIFT 22 442 #define PCIE_DEVCAP2_MAX_END_END_MASK 0x3 443 #define PCIE_DEVCAP2_EPR_SUP_SHIFT 24 444 #define PCIE_DEVCAP2_EPR_SUP_MASK 0x3 445 #define PCIE_DEVCAP2_EPR_INIT_REQ 0x4000000 446 #define PCIE_DEVCAP2_FRS_SUP 0x80000000 447 448 /* 449 * Device Control 2 Register (2 bytes) 450 */ 451 #define PCIE_DEVCTL2_COM_TO_RANGE_MASK 0xf 452 #define PCIE_DEVCTL2_COM_TO_RANGE_0 0x0 453 #define PCIE_DEVCTL2_COM_TO_RANGE_1 0x1 454 #define PCIE_DEVCTL2_COM_TO_RANGE_2 0x2 455 #define PCIE_DEVCTL2_COM_TO_RANGE_3 0x5 456 #define PCIE_DEVCTL2_COM_TO_RANGE_4 0x6 457 #define PCIE_DEVCTL2_COM_TO_RANGE_5 0x9 458 #define PCIE_DEVCTL2_COM_TO_RANGE_6 0xa 459 #define PCIE_DEVCTL2_COM_TO_RANGE_7 0xd 460 #define PCIE_DEVCTL2_COM_TO_RANGE_8 0xe 461 #define PCIE_DEVCTL2_COM_TO_DISABLE 0x10 462 #define PCIE_DEVCTL2_ARI_FORWARD_EN 0x20 463 #define PCIE_DEVCTL2_ATOMICOP_REQ_EN 0x40 464 #define PCIE_DEVCTL2_ATOMICOP_EGRS_BLK 0x80 465 #define PCIE_DEVCTL2_IDO_REQ_EN 0x100 466 #define PCIE_DEVCTL2_IDO_COMPL_EN 0x200 467 #define PCIE_DEVCTL2_LTR_MECH_EN 0x400 468 #define PCIE_DEVCTL2_EPR_REQ 0x800 469 #define PCIE_DEVCTL2_10B_TAG_REQ_EN 0x1000 470 #define PCIE_DEVCTL2_OBFF_MASK 0x6000 471 #define PCIE_DEVCTL2_OBFF_DISABLE 0x0000 472 #define PCIE_DEVCTL2_OBFF_EN_VARA 0x2000 473 #define PCIE_DEVCTL2_OBFF_EN_VARB 0x4000 474 #define PCIE_DEVCTL2_OBFF_EN_WAKE 0x6000 475 #define PCIE_DEVCTL2_END_END_TLP_PREFIX 0x8000 476 477 478 /* 479 * Link Capabilities 2 Register (4 bytes) 480 */ 481 #define PCIE_LINKCAP2_SPEED_2_5 0x02 482 #define PCIE_LINKCAP2_SPEED_5 0x04 483 #define PCIE_LINKCAP2_SPEED_8 0x08 484 #define PCIE_LINKCAP2_SPEED_16 0x10 485 #define PCIE_LINKCAP2_SPEED_32 0x20 486 #define PCIE_LINKCAP2_SPEED_64 0x40 487 #define PCIE_LINKCAP2_SPEED_MASK 0xfe 488 #define PCIE_LINKCAP2_CROSSLINK 0x100 489 #define PCIE_LINKCAP2_LSKP_OSGSS_MASK 0xfe00 490 #define PCIE_LINKCAP2_LKSP_OSGSS_2_5 0x0200 491 #define PCIE_LINKCAP2_LKSP_OSGSS_5 0x0400 492 #define PCIE_LINKCAP2_LKSP_OSGSS_8 0x0800 493 #define PCIE_LINKCAP2_LKSP_OSGSS_16 0x1000 494 #define PCIE_LINKCAP2_LKSP_OSGSS_32 0x2000 495 #define PCIE_LINKCAP2_LKSP_OSGSS_64 0x4000 496 #define PCIE_LINKCAP2_LKSP_OSRSS_MASK 0x7f0000 497 #define PCIE_LINKCAP2_LKSP_OSRSS_2_5 0x010000 498 #define PCIE_LINKCAP2_LKSP_OSRSS_5 0x020000 499 #define PCIE_LINKCAP2_LKSP_OSRSS_8 0x040000 500 #define PCIE_LINKCAP2_LKSP_OSRSS_16 0x080000 501 #define PCIE_LINKCAP2_LKSP_OSRSS_32 0x100000 502 #define PCIE_LINKCAP2_LKSP_OSRSS_64 0x200000 503 #define PCIE_LINKCAP2_RTPD_SUP 0x800000 504 #define PCIE_LINKCAP2_TRTPD_SUP 0x01000000 505 #define PCIE_LINKCAP2_DRS 0x80000000 506 507 /* 508 * Link Control 2 Register (2 bytes) 509 */ 510 511 #define PCIE_LINKCTL2_TARGET_SPEED_2_5 0x1 /* 2.5 GT/s Speed */ 512 #define PCIE_LINKCTL2_TARGET_SPEED_5 0x2 /* 5.0 GT/s Speed */ 513 #define PCIE_LINKCTL2_TARGET_SPEED_8 0x3 /* 8.0 GT/s Speed */ 514 #define PCIE_LINKCTL2_TARGET_SPEED_16 0x4 /* 16.0 GT/s Speed */ 515 #define PCIE_LINKCTL2_TARGET_SPEED_32 0x5 /* 32.0 GT/s Speed */ 516 #define PCIE_LINKCTL2_TARGET_SPEED_64 0x6 /* 64.0 GT/s Speed */ 517 #define PCIE_LINKCTL2_TARGET_SPEED_MASK 0x000f 518 #define PICE_LINKCTL2_ENTER_COMPLIANCE 0x0010 519 #define PCIE_LINKCTL2_HW_AUTO_SPEED_DIS 0x0020 520 #define PCIE_LINKCTL2_SELECT_DEEMPH 0x0040 521 #define PCIE_LINKCTL2_TX_MARGIN_MASK 0x0380 522 #define PCIE_LINKCTL2_ENTER_MOD_COMP 0x0400 523 #define PCIE_LINKCTL2_COMP_SOS 0x0800 524 #define PCIE_LINKCTL2_COMP_DEEMPM_MASK 0xf000 525 526 /* 527 * Link Status 2 Register (2 bytes) 528 */ 529 #define PCIE_LINKSTS2_CUR_DEEMPH 0x0001 530 #define PCIE_LINKSTS2_EQ8GT_COMP 0x0002 531 #define PCIE_LINKSTS2_EQ8GT_P1_SUC 0x0004 532 #define PCIE_LINKSTS2_EQ8GT_P2_SUC 0x0008 533 #define PCIE_LINKSTS2_EQ8GT_P3_SUC 0x0010 534 #define PCIE_LINKSTS2_LINK_EQ_REQ 0x0020 535 #define PCIE_LINKSTS2_RETIMER_PRES_DET 0x0040 536 #define PCIE_LINKSTS2_2RETIMER_PRES_DET 0x0080 537 #define PCIE_LINKSTS2_XLINK_RES 0x0300 538 #define PCIE_LINKSTS2_DS_COMP_PRES_MASK 0x7000 539 #define PCIE_LINKSTS2_DRS_MSG_RX 0x8000 540 541 /* 542 * Slot Capabilities 2 Register (4 bytes) 543 */ 544 #define PCIE_SLOTCAP2_INB_PRES_DET_DIS_SUP 0x1 545 546 /* 547 * PCI-Express Enhanced Capabilities Link Entry Bit Offsets 548 */ 549 #define PCIE_EXT_CAP 0x100 /* Base Address of Ext Cap */ 550 551 #define PCIE_EXT_CAP_ID_SHIFT 0 /* PCI-e Ext Cap ID */ 552 #define PCIE_EXT_CAP_ID_MASK 0xFFFF 553 #define PCIE_EXT_CAP_VER_SHIFT 16 /* PCI-e Ext Cap Ver */ 554 #define PCIE_EXT_CAP_VER_MASK 0xF 555 #define PCIE_EXT_CAP_NEXT_PTR_SHIFT 20 /* PCI-e Ext Cap Next Ptr */ 556 #define PCIE_EXT_CAP_NEXT_PTR_MASK 0xFFF 557 558 #define PCIE_EXT_CAP_NEXT_PTR_NULL 0x0 559 #define PCIE_EXT_CAP_MAX_PTR 0x3c0 /* max. number of caps */ 560 561 /* 562 * PCI-Express Enhanced Capability Identifier Values 563 */ 564 #define PCIE_EXT_CAP_ID_AER 0x1 /* Advanced Error Handling */ 565 #define PCIE_EXT_CAP_ID_VC 0x2 /* Virtual Channel, no MFVC */ 566 #define PCIE_EXT_CAP_ID_SER 0x3 /* Serial Number */ 567 #define PCIE_EXT_CAP_ID_PWR_BUDGET 0x4 /* Power Budgeting */ 568 #define PCIE_EXT_CAP_ID_RC_LINK_DECL 0x5 /* RC Link Declaration */ 569 #define PCIE_EXT_CAP_ID_RC_INT_LINKCTRL 0x6 /* RC Internal Link Control */ 570 #define PCIE_EXT_CAP_ID_RC_EVNT_CEA 0x7 /* RC Event Collector */ 571 /* Endpoint Association */ 572 #define PCIE_EXT_CAP_ID_MFVC 0x8 /* Multi-func Virtual Channel */ 573 #define PCIE_EXT_CAP_ID_VC_WITH_MFVC 0x9 /* Virtual Channel w/ MFVC */ 574 #define PCIE_EXT_CAP_ID_RCRB 0xA /* Root Complex Register Blck */ 575 #define PCIE_EXT_CAP_ID_VS 0xB /* Vendor Spec Extended Cap */ 576 #define PCIE_EXT_CAP_ID_CAC 0xC /* Config Access Correlation */ 577 #define PCIE_EXT_CAP_ID_ACS 0xD /* Access Control Services */ 578 #define PCIE_EXT_CAP_ID_ARI 0xE /* Alternative Routing ID */ 579 #define PCIE_EXT_CAP_ID_ATS 0xF /* Address Translation Svcs */ 580 #define PCIE_EXT_CAP_ID_SRIOV 0x10 /* Single Root I/O Virt. */ 581 #define PCIE_EXT_CAP_ID_MRIOV 0x11 /* Multi Root I/O Virt. */ 582 #define PCIE_EXT_CAP_ID_MULTICAST 0x12 /* Multicast Services */ 583 #define PCIE_EXT_CAP_ID_PGREQ 0x13 /* Page Request */ 584 #define PCIE_EXT_CAP_ID_EA 0x14 /* Enhanced Allocation */ 585 #define PCIE_EXT_CAP_ID_RESIZE_BAR 0x15 /* Resizable BAR */ 586 #define PCIE_EXT_CAP_ID_DPA 0x16 /* Dynamic Power Allocation */ 587 #define PCIE_EXT_CAP_ID_TPH_REQ 0x17 /* TPH Requester */ 588 #define PCIE_EXT_CAP_ID_LTR 0x18 /* Latency Tolerance Report */ 589 #define PCIE_EXT_CAP_ID_PCIE2 0x19 /* PCI Express Capability 2 */ 590 #define PCIE_EXT_CAP_ID_PASID 0x1B /* PASID */ 591 #define PCIE_EXT_CAP_ID_LNR 0x1C /* LNR */ 592 #define PCIE_EXT_CAP_ID_DPC 0x1D /* DPC */ 593 #define PCIE_EXT_CAP_ID_L1PM 0x1E /* L1 PM Substrates */ 594 #define PCIE_EXT_CAP_ID_PTM 0x1F /* Precision Time Management */ 595 #define PCIE_EXT_CAP_ID_FRS 0x21 /* Function Ready Stat. Queue */ 596 #define PCIE_EXT_CAP_ID_RTR 0x22 /* Readiness Time Reporting */ 597 #define PCIE_EXT_CAP_ID_DVS 0x23 /* Designated Vendor-Specific */ 598 #define PCIE_EXT_CAP_ID_VFRBAR 0x24 /* VF Resizable BAR */ 599 #define PCIE_EXT_CAP_ID_DLF 0x25 /* Data Link Feature */ 600 #define PCIE_EXT_CAP_ID_PL16GT 0x26 /* Physical Layer 16.0 GT/s */ 601 #define PCIE_EXT_CAP_ID_LANE_MARGIN 0x27 /* Lane Margining */ 602 #define PCIE_EXT_CAP_ID_HIEARCHY_ID 0x28 /* Hierarchy ID */ 603 #define PCIE_EXT_CAP_ID_NPEM 0x29 /* Native PCIe Enclosure Mgmt */ 604 #define PCIE_EXT_CAP_ID_PL32GT 0x2A /* Physical Layer 32.0 GT/s */ 605 #define PCIE_EXT_CAP_ID_AP 0x2B /* Alternate Protocol */ 606 #define PCIE_EXT_CAP_ID_SFI 0x2C /* Sys. Firmware Intermediary */ 607 #define PCIE_EXT_CAP_ID_SHDW_FUNC 0x2D /* Shadow Functions */ 608 #define PCIE_EXT_CAP_ID_DOE 0x2E /* Data Object Exchange */ 609 #define PCIE_EXT_CAP_ID_DEV3 0x2F /* Device 3 */ 610 #define PCIE_EXT_CAP_ID_IDE 0x30 /* Integrity and Data Encr. */ 611 #define PCIE_EXT_CAP_ID_PL64GT 0x31 /* Physical Layer 64.0 GT/s */ 612 #define PCIE_EXT_CAP_ID_FLIT_LOG 0x32 /* Flit Logging */ 613 #define PCIE_EXT_CAP_ID_FLIT_PERF 0x33 /* Flit Perf. Measurement */ 614 #define PCIE_EXT_CAP_ID_FLIT_ERR 0x34 /* Flit Error Injection */ 615 #define PCIE_EXT_CAP_ID_SVC 0x35 /* Streamlined Virtual Chan. */ 616 #define PCIE_EXT_CAP_ID_MMIO_RBL 0x36 /* MMIO Register Block Loc. */ 617 618 /* 619 * PCI-Express Advanced Error Reporting Extended Capability Offsets 620 */ 621 #define PCIE_AER_CAP 0x0 /* Enhanced Capability Header */ 622 #define PCIE_AER_UCE_STS 0x4 /* Uncorrectable Error Status */ 623 #define PCIE_AER_UCE_MASK 0x8 /* Uncorrectable Error Mask */ 624 #define PCIE_AER_UCE_SERV 0xc /* Uncor Error Severity */ 625 #define PCIE_AER_CE_STS 0x10 /* Correctable Error Status */ 626 #define PCIE_AER_CE_MASK 0x14 /* Correctable Error Mask */ 627 #define PCIE_AER_CTL 0x18 /* AER Capability & Control */ 628 #define PCIE_AER_HDR_LOG 0x1c /* Header Log */ 629 630 /* Root Ports Only */ 631 #define PCIE_AER_RE_CMD 0x2c /* Root Error Command */ 632 #define PCIE_AER_RE_STS 0x30 /* Root Error Status */ 633 #define PCIE_AER_CE_SRC_ID 0x34 /* Error Source ID */ 634 #define PCIE_AER_ERR_SRC_ID 0x36 /* Error Source ID */ 635 #define PCIE_AER_TLP_PRE_LOG 0x38 /* TLP Prefix Log */ 636 637 /* Bridges Only */ 638 #define PCIE_AER_SUCE_STS 0x2c /* Secondary UCE Status */ 639 #define PCIE_AER_SUCE_MASK 0x30 /* Secondary UCE Mask */ 640 #define PCIE_AER_SUCE_SERV 0x34 /* Secondary UCE Severity */ 641 #define PCIE_AER_SCTL 0x38 /* Secondary Cap & Ctl */ 642 #define PCIE_AER_SHDR_LOG 0x3c /* Secondary Header Log */ 643 644 /* 645 * AER Uncorrectable Error Status/Mask/Severity Register 646 */ 647 #define PCIE_AER_UCE_TRAINING 0x1 /* Training Error Status */ 648 #define PCIE_AER_UCE_DLP 0x10 /* Data Link Protocol Error */ 649 #define PCIE_AER_UCE_SD 0x20 /* Link Surprise down */ 650 #define PCIE_AER_UCE_PTLP 0x1000 /* Poisoned TLP Status */ 651 #define PCIE_AER_UCE_FCP 0x2000 /* Flow Control Protocol Sts */ 652 #define PCIE_AER_UCE_TO 0x4000 /* Completion Timeout Status */ 653 #define PCIE_AER_UCE_CA 0x8000 /* Completer Abort Status */ 654 #define PCIE_AER_UCE_UC 0x10000 /* Unexpected Completion Sts */ 655 #define PCIE_AER_UCE_RO 0x20000 /* Receiver Overflow Status */ 656 #define PCIE_AER_UCE_MTLP 0x40000 /* Malformed TLP Status */ 657 #define PCIE_AER_UCE_ECRC 0x80000 /* ECRC Error Status */ 658 #define PCIE_AER_UCE_UR 0x100000 /* Unsupported Req */ 659 #define PCIE_AER_UCE_BITS (PCIE_AER_UCE_TRAINING | \ 660 PCIE_AER_UCE_DLP | PCIE_AER_UCE_SD | PCIE_AER_UCE_PTLP | \ 661 PCIE_AER_UCE_FCP | PCIE_AER_UCE_TO | PCIE_AER_UCE_CA | \ 662 PCIE_AER_UCE_UC | PCIE_AER_UCE_RO | PCIE_AER_UCE_MTLP | \ 663 PCIE_AER_UCE_ECRC | PCIE_AER_UCE_UR) 664 #define PCIE_AER_UCE_LOG_BITS (PCIE_AER_UCE_PTLP | PCIE_AER_UCE_CA | \ 665 PCIE_AER_UCE_UC | PCIE_AER_UCE_MTLP | PCIE_AER_UCE_ECRC | PCIE_AER_UCE_UR) 666 667 /* 668 * AER Correctable Error Status/Mask Register 669 */ 670 #define PCIE_AER_CE_RECEIVER_ERR 0x1 /* Receiver Error Status */ 671 #define PCIE_AER_CE_BAD_TLP 0x40 /* Bad TLP Status */ 672 #define PCIE_AER_CE_BAD_DLLP 0x80 /* Bad DLLP Status */ 673 #define PCIE_AER_CE_REPLAY_ROLLOVER 0x100 /* REPLAY_NUM Rollover Status */ 674 #define PCIE_AER_CE_REPLAY_TO 0x1000 /* Replay Timer Timeout Sts */ 675 #define PCIE_AER_CE_AD_NFE 0x2000 /* Advisory Non-Fatal Status */ 676 #define PCIE_AER_CE_BITS (PCIE_AER_CE_RECEIVER_ERR | \ 677 PCIE_AER_CE_BAD_TLP | PCIE_AER_CE_BAD_DLLP | PCIE_AER_CE_REPLAY_ROLLOVER | \ 678 PCIE_AER_CE_REPLAY_TO) 679 680 /* 681 * AER Capability & Control 682 */ 683 #define PCIE_AER_CTL_FST_ERR_PTR_MASK 0x1F /* First Error Pointer */ 684 #define PCIE_AER_CTL_ECRC_GEN_CAP 0x20 /* ECRC Generation Capable */ 685 #define PCIE_AER_CTL_ECRC_GEN_ENA 0x40 /* ECRC Generation Enable */ 686 #define PCIE_AER_CTL_ECRC_CHECK_CAP 0x80 /* ECRC Check Capable */ 687 #define PCIE_AER_CTL_ECRC_CHECK_ENA 0x100 /* ECRC Check Enable */ 688 689 /* 690 * AER Root Command Register 691 */ 692 #define PCIE_AER_RE_CMD_CE_REP_EN 0x1 /* Correctable Error Enable */ 693 #define PCIE_AER_RE_CMD_NFE_REP_EN 0x2 /* Non-Fatal Error Enable */ 694 #define PCIE_AER_RE_CMD_FE_REP_EN 0x4 /* Fatal Error Enable */ 695 696 /* 697 * AER Root Error Status Register 698 */ 699 #define PCIE_AER_RE_STS_CE_RCVD 0x1 /* ERR_COR Received */ 700 #define PCIE_AER_RE_STS_MUL_CE_RCVD 0x2 /* Multiple ERR_COR Received */ 701 #define PCIE_AER_RE_STS_FE_NFE_RCVD 0x4 /* FATAL/NON-FATAL Received */ 702 #define PCIE_AER_RE_STS_MUL_FE_NFE_RCVD 0x8 /* Multiple ERR_F/NF Received */ 703 #define PCIE_AER_RE_STS_FIRST_UC_FATAL 0x10 /* First Uncorrectable Fatal */ 704 #define PCIE_AER_RE_STS_NFE_MSGS_RCVD 0x20 /* Non-Fatal Error Msgs Rcvd */ 705 #define PCIE_AER_RE_STS_FE_MSGS_RCVD 0x40 /* Fatal Error Messages Rcvd */ 706 707 #define PCIE_AER_RE_STS_MSG_NUM_SHIFT 27 /* Offset of Intr Msg Number */ 708 #define PCIE_AER_RE_STS_MSG_NUM_MASK 0x1F /* Intr Msg Number Mask */ 709 710 /* 711 * AER Error Source Identification Register 712 */ 713 #define PCIE_AER_ERR_SRC_ID_CE_SHIFT 0 /* ERR_COR Source ID */ 714 #define PCIE_AER_ERR_SRC_ID_CE_MASK 0xFFFF 715 #define PCIE_AER_ERR_SRC_ID_UE_SHIFT 16 /* ERR_FATAL/NONFATAL Src ID */ 716 #define PCIE_AER_ERR_SRC_ID_UE_MASK 0xFFFF 717 718 /* 719 * AER Secondary Uncorrectable Error Register 720 */ 721 #define PCIE_AER_SUCE_TA_ON_SC 0x1 /* Target Abort on Split Comp */ 722 #define PCIE_AER_SUCE_MA_ON_SC 0x2 /* Master Abort on Split Comp */ 723 #define PCIE_AER_SUCE_RCVD_TA 0x4 /* Received Target Abort */ 724 #define PCIE_AER_SUCE_RCVD_MA 0x8 /* Received Master Abort */ 725 #define PCIE_AER_SUCE_USC_ERR 0x20 /* Unexpected Split Comp Err */ 726 #define PCIE_AER_SUCE_USC_MSG_DATA_ERR 0x40 /* USC Message Data Error */ 727 #define PCIE_AER_SUCE_UC_DATA_ERR 0x80 /* Uncorrectable Data Error */ 728 #define PCIE_AER_SUCE_UC_ATTR_ERR 0x100 /* UC Attribute Err */ 729 #define PCIE_AER_SUCE_UC_ADDR_ERR 0x200 /* Uncorrectable Address Err */ 730 #define PCIE_AER_SUCE_TIMER_EXPIRED 0x400 /* Delayed xtion discard */ 731 #define PCIE_AER_SUCE_PERR_ASSERT 0x800 /* PERR Assertion Detected */ 732 #define PCIE_AER_SUCE_SERR_ASSERT 0x1000 /* SERR Assertion Detected */ 733 #define PCIE_AER_SUCE_INTERNAL_ERR 0x2000 /* Internal Bridge Err Detect */ 734 735 #define PCIE_AER_SUCE_HDR_CMD_LWR_MASK 0xF /* Lower Command Mask */ 736 #define PCIE_AER_SUCE_HDR_CMD_LWR_SHIFT 4 /* Lower Command Shift */ 737 #define PCIE_AER_SUCE_HDR_CMD_UP_MASK 0xF /* Upper Command Mask */ 738 #define PCIE_AER_SUCE_HDR_CMD_UP_SHIFT 8 /* Upper Command Shift */ 739 #define PCIE_AER_SUCE_HDR_ADDR_SHIFT 32 /* Upper Command Shift */ 740 741 #define PCIE_AER_SUCE_BITS (PCIE_AER_SUCE_TA_ON_SC | \ 742 PCIE_AER_SUCE_MA_ON_SC | PCIE_AER_SUCE_RCVD_TA | PCIE_AER_SUCE_RCVD_MA | \ 743 PCIE_AER_SUCE_USC_ERR | PCIE_AER_SUCE_USC_MSG_DATA_ERR | \ 744 PCIE_AER_SUCE_UC_DATA_ERR | PCIE_AER_SUCE_UC_ATTR_ERR | \ 745 PCIE_AER_SUCE_UC_ADDR_ERR | PCIE_AER_SUCE_TIMER_EXPIRED | \ 746 PCIE_AER_SUCE_PERR_ASSERT | PCIE_AER_SUCE_SERR_ASSERT | \ 747 PCIE_AER_SUCE_INTERNAL_ERR) 748 #define PCIE_AER_SUCE_LOG_BITS (PCIE_AER_SUCE_TA_ON_SC | \ 749 PCIE_AER_SUCE_MA_ON_SC | PCIE_AER_SUCE_RCVD_TA | PCIE_AER_SUCE_RCVD_MA | \ 750 PCIE_AER_SUCE_USC_ERR | PCIE_AER_SUCE_USC_MSG_DATA_ERR | \ 751 PCIE_AER_SUCE_UC_DATA_ERR | PCIE_AER_SUCE_UC_ATTR_ERR | \ 752 PCIE_AER_SUCE_UC_ADDR_ERR | PCIE_AER_SUCE_PERR_ASSERT) 753 754 /* 755 * AER Secondary Capability & Control 756 */ 757 #define PCIE_AER_SCTL_FST_ERR_PTR_MASK 0x1F /* First Error Pointer */ 758 759 /* 760 * AER Secondary Headers 761 * The Secondary Header Logs is 4 DW long. 762 * The first 2 DW are split into 3 sections 763 * o Transaction Attribute 764 * o Transaction Command Lower 765 * o Transaction Command Higher 766 * The last 2 DW is the Transaction Address 767 */ 768 #define PCIE_AER_SHDR_LOG_ATTR_MASK 0xFFFFFFFFF 769 #define PCIE_AER_SHDR_LOG_CMD_LOW_MASK 0xF000000000 770 #define PCIE_AER_SHDR_LOG_CMD_HIGH_MASK 0xF0000000000 771 #define PCIE_AER_SHDR_LOG_ADDR_MASK 0xFFFFFFFFFFFFFFFF 772 773 /* 774 * PCI-Express Device Serial Number Capability Offsets. 775 */ 776 #define PCIE_SER_CAP 0x0 /* Enhanced Capability Header */ 777 #define PCIE_SER_SID_LOWER_DW 0x4 /* Lower 32-bit Serial Number */ 778 #define PCIE_SER_SID_UPPER_DW 0x8 /* Upper 32-bit Serial Number */ 779 780 /* 781 * ARI Capability Offsets 782 */ 783 #define PCIE_ARI_HDR 0x0 /* Enhanced Capability Header */ 784 #define PCIE_ARI_CAP 0x4 /* ARI Capability Register */ 785 #define PCIE_ARI_CTL 0x6 /* ARI Control Register */ 786 787 #define PCIE_ARI_CAP_MFVC_FUNC_GRP 0x01 788 #define PCIE_ARI_CAP_ASC_FUNC_GRP 0x02 789 790 #define PCIE_ARI_CAP_NEXT_FUNC_SHIFT 8 791 #define PCIE_ARI_CAP_NEXT_FUNC_MASK 0xffff 792 793 #define PCIE_ARI_CTRL_MFVC_FUNC_GRP 0x01 794 #define PCIE_ARI_CTRL_ASC_FUNC_GRP 0x02 795 796 #define PCIE_ARI_CTRL_FUNC_GRP_SHIFT 4 797 #define PCIE_ARI_CTRL_FUNC_GRP_MASK 0x7 798 799 /* 800 * PCIe Device 3 Extended Capability Header (PCIE_EXT_CAP_ID_DEV3) 801 */ 802 #define PCIE_DEVCAP3 0x04 803 #define PCIE_DEVCAP3_DMWR_REQ_ROUTE 0x01 804 #define PCIE_DEVCAP3_14B_TAG_COMP_SUP 0x02 805 #define PCIE_DEVCAP3_14B_TAG_REQ_SUP 0x04 806 #define PCIE_DEVCAP3_PORT_L0P_SUP 0x08 807 #define PCIE_DEVCAP3_PORT_L0P_EXIT_LAT_MASK 0x070 808 #define PCIE_DEVCAP3_PORT_L0P_EXIT_LAT_MIN 0x0 /* < 1us */ 809 #define PCIE_DEVCAP3_PORT_L0P_EXIT_LAT_1us 0x1 /* [ 1us, 2us ) */ 810 #define PCIE_DEVCAP3_PORT_L0P_EXIT_LAT_2us 0x2 /* [ 2us, 4us ) */ 811 #define PCIE_DEVCAP3_PORT_L0P_EXIT_LAT_4us 0x3 /* [ 4us, 8us ) */ 812 #define PCIE_DEVCAP3_PORT_L0P_EXIT_LAT_8us 0x4 /* [ 8us, 16us ) */ 813 #define PCIE_DEVCAP3_PORT_L0P_EXIT_LAT_16us 0x5 /* [ 16us, 32us ) */ 814 #define PCIE_DEVCAP3_PORT_L0P_EXIT_LAT_32us 0x6 /* [ 32us, 64us ] */ 815 #define PCIE_DEVCAP3_PORT_L0P_EXIT_LAT_MAX 0x7 /* > 64us */ 816 #define PCIE_DEVCAP3_RTMR_L0P_EXIT_LAT_MASK 0x380 817 #define PCIE_DEVCAP3_RTMR_L0P_EXIT_LAT_MIN 0x0 /* < 1us */ 818 #define PCIE_DEVCAP3_RTMR_L0P_EXIT_LAT_1us 0x1 /* [ 1us, 2us ) */ 819 #define PCIE_DEVCAP3_RTMR_L0P_EXIT_LAT_2us 0x2 /* [ 2us, 4us ) */ 820 #define PCIE_DEVCAP3_RTMR_L0P_EXIT_LAT_4us 0x3 /* [ 4us, 8us ) */ 821 #define PCIE_DEVCAP3_RTMR_L0P_EXIT_LAT_8us 0x4 /* [ 8us, 16us ) */ 822 #define PCIE_DEVCAP3_RTMR_L0P_EXIT_LAT_16us 0x5 /* [ 16us, 32us ) */ 823 #define PCIE_DEVCAP3_RTMR_L0P_EXIT_LAT_32us 0x6 /* [ 32us, 64us ] */ 824 #define PCIE_DEVCAP3_RTMR_L0P_EXIT_LAT_MAX 0x7 /* > 64us */ 825 826 #define PCIE_DEVCTL3 0x08 827 #define PCIE_DEVCTL3_DMWR_REQ_EN 0x01 828 #define PCIE_DEVCTL3_DMWR_EG_BLOCK 0x02 829 #define PCIE_DEVCTL3_14B_TAG_REQ_EN 0x04 830 #define PCIE_DEVCTL3_L0P_EN 0x08 831 #define PCIE_DEVCTL3_TARGET_WIDTH_MASK 0x70 832 #define PCIE_DEVCTL3_TARGET_WIDTH_X1 0x00 833 #define PCIE_DEVCTL3_TARGET_WIDTH_X2 0x10 834 #define PCIE_DEVCTL3_TARGET_WIDTH_X4 0x20 835 #define PCIE_DEVCTL3_TARGET_WIDTH_X8 0x30 836 #define PCIE_DEVCTL3_TARGET_WIDTH_X16 0x40 837 #define PCIE_DEVCTL3_TARGET_WIDTH_DYN 0x70 838 839 #define PCIE_DEVSTS3 0x0c 840 #define PCIE_DEVSTS3_INIT_WIDTH_MASK 0x07 841 #define PCIE_DEVSTS3_INIT_WIDTH_X1 0x00 842 #define PCIE_DEVSTS3_INIT_WIDTH_X2 0x01 843 #define PCIE_DEVSTS3_INIT_WIDTH_X4 0x02 844 #define PCIE_DEVSTS3_INIT_WIDTH_X8 0x03 845 #define PCIE_DEVSTS3_INIT_WIDTH_X16 0x04 846 #define PCIE_DEVSTS3_SEG_CAP 0x08 847 #define PCIE_DEVSTS3_REM_L0P_SUP 0x10 848 849 /* 850 * PCI-E Common TLP Header Fields 851 */ 852 #define PCIE_TLP_FMT_3DW 0x00 853 #define PCIE_TLP_FMT_4DW 0x20 854 #define PCIE_TLP_FMT_3DW_DATA 0x40 855 #define PCIE_TLP_FMT_4DW_DATA 0x60 856 857 #define PCIE_TLP_TYPE_MEM 0x0 858 #define PCIE_TLP_TYPE_MEMLK 0x1 859 #define PCIE_TLP_TYPE_IO 0x2 860 #define PCIE_TLP_TYPE_CFG0 0x4 861 #define PCIE_TLP_TYPE_CFG1 0x5 862 #define PCIE_TLP_TYPE_MSG 0x10 863 #define PCIE_TLP_TYPE_CPL 0xA 864 #define PCIE_TLP_TYPE_CPLLK 0xB 865 #define PCIE_TLP_TYPE_MSI 0x18 866 867 #define PCIE_TLP_MRD3 (PCIE_TLP_FMT_3DW | PCIE_TLP_TYPE_MEM) 868 #define PCIE_TLP_MRD4 (PCIE_TLP_FMT_4DW | PCIE_TLP_TYPE_MEM) 869 #define PCIE_TLP_MRDLK3 (PCIE_TLP_FMT_3DW | PCIE_TLP_TYPE_MEMLK) 870 #define PCIE_TLP_MRDLK4 (PCIE_TLP_FMT_4DW | PCIE_TLP_TYPE_MEMLK) 871 #define PCIE_TLP_MRDWR3 (PCIE_TLP_FMT_3DW_DATA | PCIE_TLP_TYPE_MEM) 872 #define PCIE_TLP_MRDWR4 (PCIE_TLP_FMT_4DW_DATA | PCIE_TLP_TYPE_MEM) 873 #define PCIE_TLP_IORD (PCIE_TLP_FMT_3DW | PCIE_TLP_TYPE_IO) 874 #define PCIE_TLP_IOWR (PCIE_TLP_FMT_3DW_DATA | PCIE_TLP_TYPE_IO) 875 #define PCIE_TLP_CFGRD0 (PCIE_TLP_FMT_3DW | PCIE_TLP_TYPE_CFG0) 876 #define PCIE_TLP_CFGWR0 (PCIE_TLP_FMT_3DW_DATA | PCIE_TLP_TYPE_CFG0) 877 #define PCIE_TLP_CFGRD1 (PCIE_TLP_FMT_3DW | PCIE_TLP_TYPE_CFG1) 878 #define PCIE_TLP_CFGWR1 (PCIE_TLP_FMT_3DW_DATA | PCIE_TLP_TYPE_CFG1) 879 #define PCIE_TLP_MSG (PCIE_TLP_FMT_4DW | PCIE_TLP_TYPE_MSG) 880 #define PCIE_TLP_MSGD (PCIE_TLP_FMT_4DW_DATA | PCIE_TLP_TYPE_MSG) 881 #define PCIE_TLP_CPL (PCIE_TLP_FMT_3DW | PCIE_TLP_TYPE_CPL) 882 #define PCIE_TLP_CPLD (PCIE_TLP_FMT_3DW_DATA | PCIE_TLP_TYPE_CPL) 883 #define PCIE_TLP_CPLLK (PCIE_TLP_FMT_3DW | PCIE_TLP_TYPE_CPLLK) 884 #define PCIE_TLP_CPLDLK (PCIE_TLP_FMT_3DW_DATA | PCIE_TLP_TYPE_CPLLK) 885 #define PCIE_TLP_MSI32 (PCIE_TLP_FMT_3DW_DATA | PCIE_TLP_TYPE_MSI) 886 #define PCIE_TLP_MSI64 (PCIE_TLP_FMT_4DW_DATA | PCIE_TLP_TYPE_MSI) 887 888 typedef uint16_t pcie_req_id_t; 889 890 #define PCIE_REQ_ID_BUS_SHIFT 8 891 #define PCIE_REQ_ID_BUS_MASK 0xFF00 892 #define PCIE_REQ_ID_DEV_SHIFT 3 893 #define PCIE_REQ_ID_DEV_MASK 0x00F8 894 #define PCIE_REQ_ID_FUNC_SHIFT 0 895 #define PCIE_REQ_ID_FUNC_MASK 0x0007 896 #define PCIE_REQ_ID_ARI_FUNC_MASK 0x00FF 897 898 #define PCIE_CPL_STS_SUCCESS 0 899 #define PCIE_CPL_STS_UR 1 900 #define PCIE_CPL_STS_CRS 2 901 #define PCIE_CPL_STS_CA 4 902 903 #if defined(_BIT_FIELDS_LTOH) 904 /* 905 * PCI Express little-endian common TLP header format 906 */ 907 typedef struct pcie_tlp_hdr { 908 uint32_t len :10, 909 rsvd3 :2, 910 attr :2, 911 ep :1, 912 td :1, 913 rsvd2 :4, 914 tc :3, 915 rsvd1 :1, 916 type :5, 917 fmt :2, 918 rsvd0 :1; 919 } pcie_tlp_hdr_t; 920 921 typedef struct pcie_mem64 { 922 uint32_t fbe :4, 923 lbe :4, 924 tag :8, 925 rid :16; 926 uint32_t addr1; 927 uint32_t rsvd0 :2, 928 addr0 :30; 929 } pcie_mem64_t; 930 931 typedef struct pcie_memio32 { 932 uint32_t fbe :4, 933 lbe :4, 934 tag :8, 935 rid :16; 936 uint32_t rsvd0 :2, 937 addr0 :30; 938 } pcie_memio32_t; 939 940 typedef struct pcie_cfg { 941 uint32_t fbe :4, 942 lbe :4, 943 tag :8, 944 rid :16; 945 uint32_t rsvd1 :2, 946 reg :6, 947 extreg :4, 948 rsvd0 :4, 949 func :3, 950 dev :5, 951 bus :8; 952 } pcie_cfg_t; 953 954 typedef struct pcie_cpl { 955 uint32_t bc :12, 956 bcm :1, 957 status :3, 958 cid :16; 959 uint32_t laddr :7, 960 rsvd0 :1, 961 tag :8, 962 rid :16; 963 } pcie_cpl_t; 964 965 /* 966 * PCI-Express Message Request Header 967 */ 968 typedef struct pcie_msg { 969 uint32_t msg_code:8, /* DW1 */ 970 tag :8, 971 rid :16; 972 uint32_t unused[2]; /* DW 2 & 3 */ 973 } pcie_msg_t; 974 975 #elif defined(_BIT_FIELDS_HTOL) 976 /* 977 * PCI Express big-endian common TLP header format 978 */ 979 typedef struct pcie_tlp_hdr { 980 uint32_t rsvd0 :1, 981 fmt :2, 982 type :5, 983 rsvd1 :1, 984 tc :3, 985 rsvd2 :4, 986 td :1, 987 ep :1, 988 attr :2, 989 rsvd3 :2, 990 len :10; 991 } pcie_tlp_hdr_t; 992 993 typedef struct pcie_mem64 { 994 uint32_t rid :16, 995 tag :8, 996 lbe :4, 997 fbe :4; 998 uint32_t addr1; 999 uint32_t addr0 :30, 1000 rsvd0 :2; 1001 } pcie_mem64_t; 1002 1003 typedef struct pcie_memio32 { 1004 uint32_t rid :16, 1005 tag :8, 1006 lbe :4, 1007 fbe :4; 1008 uint32_t addr0 :30, 1009 rsvd0 :2; 1010 } pcie_memio32_t; 1011 1012 typedef struct pcie_cfg { 1013 uint32_t rid :16, 1014 tag :8, 1015 lbe :4, 1016 fbe :4; 1017 uint32_t bus :8, 1018 dev :5, 1019 func :3, 1020 rsvd0 :4, 1021 extreg :4, 1022 reg :6, 1023 rsvd1 :2; 1024 } pcie_cfg_t; 1025 1026 typedef struct pcie_cpl { 1027 uint32_t cid :16, 1028 status :3, 1029 bcm :1, 1030 bc :12; 1031 uint32_t rid :16, 1032 tag :8, 1033 rsvd0 :1, 1034 laddr :7; 1035 } pcie_cpl_t; 1036 1037 /* 1038 * PCI-Express Message Request Header 1039 */ 1040 typedef struct pcie_msg { 1041 uint32_t rid :16, /* DW1 */ 1042 tag :8, 1043 msg_code:8; 1044 uint32_t unused[2]; /* DW 2 & 3 */ 1045 } pcie_msg_t; 1046 #else 1047 #error "bit field not defined" 1048 #endif 1049 1050 #define PCIE_MSG_CODE_ERR_COR 0x30 1051 #define PCIE_MSG_CODE_ERR_NONFATAL 0x31 1052 #define PCIE_MSG_CODE_ERR_FATAL 0x33 1053 1054 /* 1055 * Receiver preset hint encodings for PCIe Gen 3 (8 GT/s) receivers. These match 1056 * the PCIe Base 3/4/5 specification, section 4.2.3.2. These are used in the 1057 * Lane Equalization Control Register in the Secondary PCI Express Extended 1058 * Capability. 1059 */ 1060 #define PCIE_GEN3_RX_PRESET_6DB 0 1061 #define PCIE_GEN3_RX_PRESET_7DB 1 1062 #define PCIE_GEN3_RX_PRESET_8DB 2 1063 #define PCIE_GEN3_RX_PRESET_9DB 3 1064 #define PCIE_GEN3_RX_PRESET_10DB 4 1065 #define PCIE_GEN3_RX_PRESET_11DB 5 1066 #define PCIE_GEN3_RX_PRESET_12DB 6 1067 #define PCIE_GEN3_RX_PRESET_RSVD 7 1068 1069 /* 1070 * The following are used for transmitter preset hints and are shared in all 1071 * PCIe versions from PCIe Gen 3+. Table 4.2.3.2 (PCIe 3/4/5) describes the 1072 * meaning of the transmitter hints. These basically correspond to 10 values 1073 * labeled P0-P10. Section 8.3.3.3 (PCIe 4/5) translates these into the 1074 * corresponding values in Table 8-1 Tx Preset Ratios and Corresponding 1075 * Coefficient Values. 1076 */ 1077 #define PCIE_TX_PRESET_0 0 1078 #define PCIE_TX_PRESET_1 1 1079 #define PCIE_TX_PRESET_2 2 1080 #define PCIE_TX_PRESET_3 3 1081 #define PCIE_TX_PRESET_4 4 1082 #define PCIE_TX_PRESET_5 5 1083 #define PCIE_TX_PRESET_6 6 1084 #define PCIE_TX_PRESET_7 7 1085 #define PCIE_TX_PRESET_8 8 1086 #define PCIE_TX_PRESET_9 9 1087 #define PCIE_TX_PRESET_10 10 1088 1089 #ifdef __cplusplus 1090 } 1091 #endif 1092 1093 #endif /* _SYS_PCIE_H */ 1094