Lines Matching refs:BITX
82 #define IMC_NODEID_IVY_BRD_UPPER(x) BITX(x, 3, 3)
83 #define IMC_NODEID_IVY_BRD_LOWER(x) BITX(x, 1, 0)
84 #define IMC_NODEID_IVY_BRD_HA(x) BITX(x, 2, 2)
89 #define IMC_MCMTR_CLOSED_PAGE(x) BITX(x, 0, 0)
90 #define IMC_MCMTR_LOCKSTEP(x) BITX(x, 1, 1)
91 #define IMC_MCMTR_ECC_ENABLED(x) BITX(x, 2, 2)
93 #define IMC_MCMTR_DDR4_HAS_BRD(x) BITX(x, 14, 14)
106 #define IMC_MTR_CA_WIDTH(x) BITX(x, 1, 0)
111 #define IMC_MTR_RA_WIDTH(x) BITX(x, 4, 2)
116 #define IMC_MTR_DENSITY_IVY_BRD(x) BITX(x, 6, 5)
117 #define IMC_MTR_DENSITY_SKX(x) BITX(x, 7, 5)
119 #define IMC_MTR_WIDTH_IVB_HAS(x) BITX(x, 8, 7)
120 #define IMC_MTR_WIDTH_BRD_SKX(x) BITX(x, 9, 8)
122 #define IMC_MTR_DDR_RANKS(x) BITX(x, 13, 12)
126 #define IMC_MTR_PRESENT_SNB_BRD(x) BITX(x, 14, 14)
127 #define IMC_MTR_PRESENT_SKYLAKE(x) BITX(x, 15, 15)
129 #define IMC_MTR_RANK_DISABLE(x) BITX(x, 19, 16)
131 #define IMC_MTR_DDR4_ENABLE_HAS_BRD(x) BITX(x, 20, 20)
132 #define IMC_MTR_HDRL_HAS_SKX(x) BITX(x, 21, 21)
133 #define IMC_MTR_HDRL_PARITY_HAS_SKX(x) BITX(x, 22, 22)
134 #define IMC_MTR_3DSRANKS_HAS_SKX(x) BITX(x, 24, 23)
139 #define IMC_MC_MIRROR_SNB_BRD(x) BITX(x, 0, 0)
205 #define IMC_SAD_DRAM_RULE_ENABLE(x) BITX(x, 0, 0)
207 #define IMC_SAD_DRAM_INTERLEAVE_SNB_BRD(x) BITX(x, 1, 1)
211 #define IMC_SAD_DRAM_INTERLEAVE_SKX(x) BITX(x, 2, 1)
217 #define IMC_SAD_DRAM_ATTR_SNB_BRD(x) BITX(x, 3, 2)
218 #define IMC_SAD_DRAM_ATTR_SKX(x) BITX(x, 4, 3)
223 #define IMC_SAD_DRAM_MOD23_SKX(x) BITX(x, 6, 5)
229 #define IMC_SAD_DRAM_LIMIT_SNB_BRD(x) BITX(x, 25, 6)
230 #define IMC_SAD_DRAM_LIMIT_SKX(x) BITX(x, 26, 7)
234 #define IMC_SAD_DRAM_A7_IVB_BRD(x) BITX(x, 26, 26)
235 #define IMC_SAD_DRAM_MOD3_SKX(x) BITX(x, 27, 27)
236 #define IMC_SAD_DRAM_MOD3_MODE_SKX(x) BITX(x, 31, 30)
252 #define IMC_SAD_ILEAVE_SKX_LOCAL(x) BITX(x, 3, 3)
253 #define IMC_SAD_ILEAVE_SKX_TARGET(x) BITX(x, 2, 0)
284 #define IMC_TAD_LIMIT(x) BITX(x, 31, 12)
288 #define IMC_TAD_SOCK_WAY(x) BITX(x, 11, 10)
293 #define IMC_TAD_CHAN_WAY(x) BITX(x, 9, 8)
294 #define IMC_TAD_TARG3(x) BITX(x, 7, 6)
295 #define IMC_TAD_TARG2(x) BITX(x, 5, 4)
296 #define IMC_TAD_TARG1(x) BITX(x, 3, 2)
297 #define IMC_TAD_TARG0(x) BITX(x, 1, 0)
304 #define IMC_TAD_BASE_BASE(x) BITX(x, 31, 12)
307 #define IMC_TAD_BASE_CHAN_GRAN(x) BITX(x, 7, 6)
312 #define IMC_TAD_BASE_SOCK_GRAN(x) BITX(x, 5, 4)
318 #define IMC_TADCHAN_OFFSET_SNB_BRD(x) BITX(x, 25, 6)
319 #define IMC_TADCHAN_OFFSET_SKX(x) BITX(x, 23, 4)
325 #define IMC_TAD_SYSDEF_LOCKSTEP(x) BITX(x, 7, 7)
326 #define IMC_TAD_SYSDEF2_SHIFTUP(x) BITX(x, 22, 22)
327 #define IMC_TAD_SYSDEF2_CHANHASH(x) BITX(x, 21, 21)
339 #define IMC_RIR_WAYNESS_ENABLED(x) BITX(x, 31, 31)
340 #define IMC_RIR_WAYNESS_WAY(x) BITX(x, 29, 28)
341 #define IMC_RIR_LIMIT_HAS_SKX(x) BITX(x, 11, 1)
342 #define IMC_RIR_LIMIT_SNB_IVB(x) BITX(x, 10, 1)
350 #define IMC_RIR_OFFSET_TARGET_BRD(x) BITX(x, 23, 20)
351 #define IMC_RIR_OFFSET_TARGET(x) BITX(x, 19, 16)
352 #define IMC_RIR_OFFSET_OFFSET_HAS_SKX(x) BITX(x, 15, 2)
353 #define IMC_RIR_OFFSET_OFFSET_SNB_IVB(x) BITX(x, 14, 2)
365 #define IMC_UBOX_CPUBUSNO_0(x) BITX(x, 7, 0)
366 #define IMC_UBOX_CPUBUSNO_1(x) BITX(x, 15, 8)
367 #define IMC_UBOX_CPUBUSNO_2(x) BITX(x, 23, 16)