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36 #define	XLNX_PCIE_VSEC		0x12c
37 #define	XLNX_PCIE_BIR		0x130	/* Bridge Info Register */
38 #define	XLNX_PCIE_BSCR		0x134	/* Bridge Status and Control */
39 #define	XLNX_PCIE_IDR		0x138	/* Interrupt Decode Register */
40 #define	XLNX_PCIE_IMR		0x13C	/* Interrupt Mask Register */
41 #define	 IMR_LINK_DOWN		(1 << 0)
44 #define	 IMR_CFG_COMPL_STATUS_M	(0x7 << IMR_CFG_COMPL_STATUS_S)
59 #define	XLNX_PCIE_BLR		0x140	/* Bus Location Register */
60 #define	XLNX_PCIE_PHYSCR	0x144	/* PHY Status/Control Register */
62 #define	XLNX_PCIE_RPSCR		0x148	/* Root Port Status/Control Register */
63 #define	 RPSCR_BE		(1 << 0)	/* Bridge Enable */
64 #define	XLNX_PCIE_RPMSIBR1	0x14C	/* Root Port MSI Base Register 1 */
65 #define	XLNX_PCIE_RPMSIBR2	0x150	/* Root Port MSI Base Register 2 */
66 #define	XLNX_PCIE_RPERRFRR	0x154	/* Root Port Error FIFO Read */
68 #define	 RPERRFRR_REQ_ID_S	0	/* Requester of the error message. */
69 #define	 RPERRFRR_REQ_ID_M	(0xffff << RPERRFRR_REQ_ID_S)
70 #define	XLNX_PCIE_RPIFRR1	0x158	/* Root Port Interrupt FIFO Read 1 */
71 #define	XLNX_PCIE_RPIFRR2	0x15C	/* Root Port Interrupt FIFO Read 2 */
72 #define	XLNX_PCIE_RPID2		0x160	/* Root Port Interrupt Decode 2 */
73 #define	XLNX_PCIE_RPID2_MASK	0x164	/* Root Port Interrupt Decode 2 Mask */
74 #define	XLNX_PCIE_RPMSIID1	0x170	/* Root Port MSI Interrupt Decode 1 */
75 #define	XLNX_PCIE_RPMSIID2	0x174	/* Root Port MSI Interrupt Decode 2 */
76 #define	XLNX_PCIE_RPMSIID1_MASK	0x178	/* Root Port MSI Int. Decode 1 Mask */
77 #define	XLNX_PCIE_RPMSIID2_MASK	0x17C	/* Root Port MSI Int. Decode 2 Mask */
78 #define	XLNX_PCIE_CCR		0x168	/* Configuration Control Register */
79 #define	XLNX_PCIE_VSEC_CR	0x200	/* VSEC Capability Register 2 */
80 #define	XLNX_PCIE_VSEC_HR	0x204	/* VSEC Header Register 2 */