Lines Matching +full:0 +full:xe00000

18 #define	URTW_CONFIG_INDEX		0
19 #define URTW_IFACE_INDEX 0
22 #define URTW_MAC0 0x0000 /* 1 byte */
23 #define URTW_MAC1 0x0001 /* 1 byte */
24 #define URTW_MAC2 0x0002 /* 1 byte */
25 #define URTW_MAC3 0x0003 /* 1 byte */
26 #define URTW_MAC4 0x0004 /* 1 byte */
27 #define URTW_MAC5 0x0005 /* 1 byte */
28 #define URTW_MAR 0x0008 /* 6 byte */
29 #define URTW_RXFIFO_CNT 0x0010 /* 1 byte */
30 #define URTW_TXFIFO_CNT 0x0012 /* 1 byte */
31 #define URTW_BQREQ 0x0013 /* 1 byte */
32 #define URTW_TSFT 0x0018 /* 6 byte */
33 #define URTW_TLPDA 0x0020 /* 4 byte */
34 #define URTW_TNPDA 0x0024 /* 4 byte */
35 #define URTW_THPDA 0x0028 /* 4 byte */
36 #define URTW_BRSR 0x002c /* 2 byte */
37 #define URTW_BRSR_MBR_8185 (0x0fff)
38 #define URTW_8187B_EIFS 0x002d /* 1 byte for 8187B */
39 #define URTW_BSSID 0x002e /* 6 byte */
40 #define URTW_BRSR_8187B 0x0034 /* 2 byte for 8187B */
41 #define URTW_RESP_RATE 0x0034 /* 1 byte for 8187L */
43 #define URTW_RESP_MIN_RATE_SHIFT (0)
44 #define URTW_EIFS 0x0035 /* 1 byte */
45 #define URTW_CMD 0x0037 /* 1 byte */
46 #define URTW_CMD_TX_ENABLE (0x4)
47 #define URTW_CMD_RX_ENABLE (0x8)
48 #define URTW_CMD_RST (0x10)
49 #define URTW_INTR_MASK 0x003c /* 2 byte */
50 #define URTW_INTR_STATUS 0x003e /* 2 byte */
51 #define URTW_TX_CONF 0x0040 /* 4 byte */
53 #define URTW_TX_LOOPBACK_NONE (0 << URTW_TX_LOOPBACK_SHIFT)
57 #define URTW_TX_LOOPBACK_MASK (0x60000)
58 #define URTW_TX_DPRETRY_MASK (0xff00)
59 #define URTW_TX_RTSRETRY_MASK (0xff)
60 #define URTW_TX_DPRETRY_SHIFT (0)
62 #define URTW_TX_NOCRC (0x10000)
63 #define URTW_TX_MXDMA_MASK (0xe00000)
75 #define URTW_TX_NOICV (0x80000)
76 #define URTW_RX 0x0044 /* 4 byte */
84 #define URTW_RX_FILTER_ALLMAC (0x00000001)
85 #define URTW_RX_FILTER_NICMAC (0x00000002)
86 #define URTW_RX_FILTER_MCAST (0x00000004)
87 #define URTW_RX_FILTER_BCAST (0x00000008)
88 #define URTW_RX_FILTER_CRCERR (0x00000020)
89 #define URTW_RX_FILTER_ICVERR (0x00001000)
90 #define URTW_RX_FILTER_DATA (0x00040000)
91 #define URTW_RX_FILTER_CTL (0x00080000)
92 #define URTW_RX_FILTER_MNG (0x00100000)
93 #define URTW_RX_FILTER_PWR (0x00400000)
94 #define URTW_RX_CHECK_BSSID (0x00800000)
109 #define URTW_INT_TIMEOUT 0x0048 /* 4 byte */
110 #define URTW_INT_TBDA 0x004c /* 4 byte */
111 #define URTW_EPROM_CMD 0x0050 /* 1 byte */
112 #define URTW_EPROM_CMD_NORMAL (0x0)
115 #define URTW_EPROM_CMD_LOAD (0x1)
116 #define URTW_EPROM_CMD_PROGRAM (0x2)
119 #define URTW_EPROM_CMD_CONFIG (0x3)
122 #define URTW_EPROM_READBIT (0x1)
123 #define URTW_EPROM_WRITEBIT (0x2)
124 #define URTW_EPROM_CK (0x4)
125 #define URTW_EPROM_CS (0x8)
126 #define URTW_CONFIG0 0x0051 /* 1 byte */
127 #define URTW_CONFIG1 0x0052 /* 1 byte */
128 #define URTW_CONFIG2 0x0053 /* 1 byte */
129 #define URTW_ANAPARAM 0x0054 /* 4 byte */
130 #define URTW_8225_ANAPARAM_ON (0xa0000a59)
131 #define URTW_8225_ANAPARAM_OFF (0xa00beb59)
132 #define URTW_8187B_8225_ANAPARAM_ON (0x45090658)
133 #define URTW_8187B_8225_ANAPARAM_OFF (0x55480658)
134 #define URTW_MSR 0x0058 /* 1 byte */
137 #define URTW_MSR_LINK_NONE (0 << URTW_MSR_LINK_SHIFT)
142 #define URTW_CONFIG3 0x0059 /* 1 byte */
143 #define URTW_CONFIG3_ANAPARAM_WRITE (0x40)
144 #define URTW_CONFIG3_GNT_SELECT (0x80)
146 #define URTW_CONFIG4 0x005a /* 1 byte */
148 #define URTW_TESTR 0x005b /* 1 byte */
149 #define URTW_PSR 0x005e /* 1 byte */
150 #define URTW_SECURITY 0x005f /* 1 byte */
151 #define URTW_ANAPARAM2 0x0060 /* 4 byte */
152 #define URTW_8225_ANAPARAM2_ON (0x860c7312)
153 #define URTW_8225_ANAPARAM2_OFF (0x840dec11)
154 #define URTW_8187B_8225_ANAPARAM2_ON (0x727f3f52)
155 #define URTW_8187B_8225_ANAPARAM2_OFF (0x72003f50)
156 #define URTW_BEACON_INTERVAL 0x0070 /* 2 byte */
157 #define URTW_ATIM_WND 0x0072 /* 2 byte */
158 #define URTW_BEACON_INTERVAL_TIME 0x0074 /* 2 byte */
159 #define URTW_ATIM_TR_ITV 0x0076 /* 2 byte */
160 #define URTW_PHY_DELAY 0x0078 /* 1 byte */
161 #define URTW_CARRIER_SCOUNT 0x0079 /* 1 byte */
162 #define URTW_PHY_MAGIC1 0x007c /* 1 byte */
163 #define URTW_PHY_MAGIC2 0x007d /* 1 byte */
164 #define URTW_PHY_MAGIC3 0x007e /* 1 byte */
165 #define URTW_PHY_MAGIC4 0x007f /* 1 byte */
166 #define URTW_RF_PINS_OUTPUT 0x0080 /* 2 byte */
167 #define URTW_RF_PINS_OUTPUT_MAGIC1 (0x3a0)
171 #define URTW_RF_PINS_ENABLE 0x0082 /* 2 byte */
172 #define URTW_RF_PINS_SELECT 0x0084 /* 2 byte */
173 #define URTW_ADDR_MAGIC1 0x0085 /* broken? */
174 #define URTW_RF_PINS_INPUT 0x0086 /* 2 byte */
175 #define URTW_RF_PINS_MAGIC1 (0xfff3)
176 #define URTW_RF_PINS_MAGIC2 (0xfff0)
177 #define URTW_RF_PINS_MAGIC3 (0x0007)
178 #define URTW_RF_PINS_MAGIC4 (0xf)
179 #define URTW_RF_PINS_MAGIC5 (0x0080)
180 #define URTW_RF_PARA 0x0088 /* 4 byte */
181 #define URTW_RF_TIMING 0x008c /* 4 byte */
182 #define URTW_GP_ENABLE 0x0090 /* 1 byte */
183 #define URTW_GP_ENABLE_DATA_MAGIC1 (0x1)
184 #define URTW_GPIO 0x0091 /* 1 byte */
185 #define URTW_GPIO_DATA_MAGIC1 (0x1)
186 #define URTW_HSSI_PARA 0x0094 /* 4 byte */
187 #define URTW_TX_AGC_CTL 0x009c /* 1 byte */
188 #define URTW_TX_AGC_CTL_PERPACKET_GAIN (0x1)
189 #define URTW_TX_AGC_CTL_PERPACKET_ANTSEL (0x2)
190 #define URTW_TX_AGC_CTL_FEEDBACK_ANT (0x4)
191 #define URTW_TX_GAIN_CCK 0x009d /* 1 byte */
192 #define URTW_TX_GAIN_OFDM 0x009e /* 1 byte */
193 #define URTW_TX_ANTENNA 0x009f /* 1 byte */
194 #define URTW_WPA_CONFIG 0x00b0 /* 1 byte */
195 #define URTW_SIFS 0x00b4 /* 1 byte */
196 #define URTW_DIFS 0x00b5 /* 1 byte */
197 #define URTW_SLOT 0x00b6 /* 1 byte */
198 #define URTW_CW_CONF 0x00bc /* 1 byte */
199 #define URTW_CW_CONF_PERPACKET_RETRY (0x2)
200 #define URTW_CW_CONF_PERPACKET_CW (0x1)
201 #define URTW_CW_VAL 0x00bd /* 1 byte */
202 #define URTW_RATE_FALLBACK 0x00be /* 1 byte */
203 #define URTW_RATE_FALLBACK_ENABLE (0x80)
204 #define URTW_ACM_CONTROL 0x00bf /* 1 byte */
205 #define URTW_CONFIG5 0x00d8 /* 1 byte */
206 #define URTW_TXDMA_POLLING 0x00d9 /* 1 byte */
207 #define URTW_CWR 0x00dc /* 2 byte */
208 #define URTW_RETRY_CTR 0x00de /* 1 byte */
209 #define URTW_INT_MIG 0x00e2 /* 2 byte */
210 #define URTW_RDSAR 0x00e4 /* 4 byte */
211 #define URTW_TID_AC_MAP 0x00e8 /* 2 byte */
212 #define URTW_ANAPARAM3 0x00ee /* 1 byte */
213 #define URTW_8187B_8225_ANAPARAM3_ON (0x0)
214 #define URTW_8187B_8225_ANAPARAM3_OFF (0x0)
215 #define URTW_8187B_AC_VO 0x00f0 /* 4 byte for 8187B */
216 #define URTW_FEMR 0x00f4 /* 2 byte */
217 #define URTW_8187B_AC_VI 0x00f4 /* 4 byte for 8187B */
218 #define URTW_8187B_AC_BE 0x00f8 /* 4 byte for 8187B */
219 #define URTW_TALLY_CNT 0x00fa /* 2 byte */
220 #define URTW_TALLY_SEL 0x00fc /* 1 byte */
221 #define URTW_8187B_AC_BK 0x00fc /* 4 byte for 8187B */
222 #define URTW_ADDR_MAGIC2 0x00fe /* 2 byte */
223 #define URTW_ADDR_MAGIC3 0x00ff /* 1 byte */
226 #define URTW_8225_ADDR_0_MAGIC 0x0
227 #define URTW_8225_ADDR_0_DATA_MAGIC1 (0x1b7)
228 #define URTW_8225_ADDR_0_DATA_MAGIC2 (0x0b7)
229 #define URTW_8225_ADDR_0_DATA_MAGIC3 (0x127)
230 #define URTW_8225_ADDR_0_DATA_MAGIC4 (0x027)
231 #define URTW_8225_ADDR_0_DATA_MAGIC5 (0x22f)
232 #define URTW_8225_ADDR_0_DATA_MAGIC6 (0x2bf)
233 #define URTW_8225_ADDR_1_MAGIC 0x1
234 #define URTW_8225_ADDR_2_MAGIC 0x2
235 #define URTW_8225_ADDR_2_DATA_MAGIC1 (0xc4d)
236 #define URTW_8225_ADDR_2_DATA_MAGIC2 (0x44d)
237 #define URTW_8225_ADDR_3_MAGIC 0x3
238 #define URTW_8225_ADDR_3_DATA_MAGIC1 (0x2)
239 #define URTW_8225_ADDR_5_MAGIC 0x5
240 #define URTW_8225_ADDR_5_DATA_MAGIC1 (0x4)
241 #define URTW_8225_ADDR_6_MAGIC 0x6
242 #define URTW_8225_ADDR_6_DATA_MAGIC1 (0xe6)
243 #define URTW_8225_ADDR_6_DATA_MAGIC2 (0x80)
244 #define URTW_8225_ADDR_7_MAGIC 0x7
245 #define URTW_8225_ADDR_8_MAGIC 0x8
246 #define URTW_8225_ADDR_8_DATA_MAGIC1 (0x588)
247 #define URTW_8225_ADDR_9_MAGIC 0x9
248 #define URTW_8225_ADDR_9_DATA_MAGIC1 (0x700)
249 #define URTW_8225_ADDR_C_MAGIC 0xc
250 #define URTW_8225_ADDR_C_DATA_MAGIC1 (0x850)
251 #define URTW_8225_ADDR_C_DATA_MAGIC2 (0x050)
254 #define URTW_EPROM_CHANPLAN 0x03
255 #define URTW_EPROM_CHANPLAN_BY_HW (0x80)
256 #define URTW_EPROM_TXPW_BASE 0x05
257 #define URTW_EPROM_RFCHIPID 0x06
260 #define URTW_EPROM_MACADDR 0x07
261 #define URTW_EPROM_TXPW0 0x16
262 #define URTW_EPROM_TXPW2 0x1b
263 #define URTW_EPROM_TXPW1 0x3d
264 #define URTW_EPROM_SWREV 0x3f
265 #define URTW_EPROM_CID_MASK (0xff)
266 #define URTW_EPROM_CID_RSVD0 (0x00)
267 #define URTW_EPROM_CID_RSVD1 (0xff)
268 #define URTW_EPROM_CID_ALPHA0 (0x01)
269 #define URTW_EPROM_CID_SERCOMM_PS (0x02)
270 #define URTW_EPROM_CID_HW_LED (0x03)
273 #define URTW_CID_DEFAULT 0
277 #define URTW_SW_LED_MODE0 0
282 #define URTW_LED_CTL_POWER_ON 0
285 #define URTW_LED_PIN_GPIO0 0
288 #define URTW_LED_UNKNOWN 0
299 #define URTW_EPROM_DISABLE 0
315 #define URTW_RX_FLAG_LEN /* 0 ~ 11 bits */
337 #define URTW_RX_RSSI /* 0 ~ 6 bits */
338 #define URTW_RX_RSSI_MASK 0x3f
342 #define URTW_RX_FLAG2_DECRYPTED (1 << 0)
347 #define URTW_RX_FLAG3_NUMMCSI /* 0 ~ 3 bits */
356 #define URTW_TX_FLAG_PKTLEN /* 0 ~ 11 bits */
373 #define URTW_TX_LEN /* 0 ~ 14 bits */
377 #define URTW_TX_FLAG1_RXLEN /* 0 ~ 11 bits */
385 #define URTW_TX_FLAG2_RTDB (1 << 0)
393 #define URTW_TX_FLAG3_RSVD0 /* 0 ~ 3 bits */
399 #define URTW_TX_FLAG4_LENADJUST /* 0 ~ 1 bits */
415 #define URTW_RX_8187L_RSSI /* 0 ~ 6 bits */
416 #define URTW_RX_8187L_RSSI_MASK 0x3f
420 #define URTW_RX_8187L_DECRYPTED (1 << 0)