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65 (((uintmax_t)(__n) >= NBBY * sizeof(uintmax_t)) ? 0 : \
75 #define MAX_NUM_AE 0x10
77 #define MAX_AE 0x18
81 #define MAX_USTORE_PER_SEG 0x8000 /* 16k * 2 */
98 #define INVLD_UWORD 0xffffffffffull /* invalid micro-instruction */
100 #define UWORD_MASK 0xbffffffffffull /* micro-word mask without parity */
102 #define AE_ALL_CTX 0xff
106 #define NO_REG_OFFSET 0
111 #define FUSECTL_REG 0x40
114 #define LEGFUSE_REG 0x4c
115 #define LEGFUSE_ACCEL_MASK_CIPHER_SLICE __BIT(0)
130 #define ETR_RING_CONFIG 0x0000
131 #define ETR_RING_LBASE 0x0040
132 #define ETR_RING_UBASE 0x0080
133 #define ETR_RING_HEAD_OFFSET 0x00C0
134 #define ETR_RING_TAIL_OFFSET 0x0100
135 #define ETR_RING_STAT 0x0140
136 #define ETR_UO_STAT 0x0148
137 #define ETR_E_STAT 0x014C
138 #define ETR_NE_STAT 0x0150
139 #define ETR_NF_STAT 0x0154
140 #define ETR_F_STAT 0x0158
141 #define ETR_C_STAT 0x015C
142 #define ETR_INT_EN 0x016C
143 #define ETR_INT_REG 0x0170
144 #define ETR_INT_SRCSEL 0x0174
145 #define ETR_INT_SRCSEL_2 0x0178
146 #define ETR_INT_COL_EN 0x017C
147 #define ETR_INT_COL_CTL 0x0180
148 #define ETR_AP_NF_MASK 0x2000
149 #define ETR_AP_NF_DEST 0x2020
150 #define ETR_AP_NE_MASK 0x2040
151 #define ETR_AP_NE_DEST 0x2060
152 #define ETR_AP_DELAY 0x2080
155 #define ARB_OFFSET 0x30000
156 #define ARB_REG_SIZE 0x4
157 #define ARB_WTR_SIZE 0x20
158 #define ARB_REG_SLOT 0x1000
159 #define ARB_WTR_OFFSET 0x010
160 #define ARB_RO_EN_OFFSET 0x090
161 #define ARB_WRK_2_SER_MAP_OFFSET 0x180
162 #define ARB_RINGSRVARBEN_OFFSET 0x19c
168 #define ETR_RING_CONFIG_RING_SIZE __BITS(4, 0)
170 #define ETR_RING_CONFIG_NEAR_WM_0 0x00
171 #define ETR_RING_CONFIG_NEAR_WM_4 0x01
172 #define ETR_RING_CONFIG_NEAR_WM_8 0x02
173 #define ETR_RING_CONFIG_NEAR_WM_16 0x03
174 #define ETR_RING_CONFIG_NEAR_WM_32 0x04
175 #define ETR_RING_CONFIG_NEAR_WM_64 0x05
176 #define ETR_RING_CONFIG_NEAR_WM_128 0x06
177 #define ETR_RING_CONFIG_NEAR_WM_256 0x07
178 #define ETR_RING_CONFIG_NEAR_WM_512 0x08
179 #define ETR_RING_CONFIG_NEAR_WM_1K 0x09
180 #define ETR_RING_CONFIG_NEAR_WM_2K 0x0A
181 #define ETR_RING_CONFIG_NEAR_WM_4K 0x0B
182 #define ETR_RING_CONFIG_NEAR_WM_8K 0x0C
183 #define ETR_RING_CONFIG_NEAR_WM_16K 0x0D
184 #define ETR_RING_CONFIG_NEAR_WM_32K 0x0E
185 #define ETR_RING_CONFIG_NEAR_WM_64K 0x0F
186 #define ETR_RING_CONFIG_NEAR_WM_128K 0x10
187 #define ETR_RING_CONFIG_NEAR_WM_256K 0x11
188 #define ETR_RING_CONFIG_NEAR_WM_512K 0x12
189 #define ETR_RING_CONFIG_NEAR_WM_1M 0x13
190 #define ETR_RING_CONFIG_NEAR_WM_2M 0x14
191 #define ETR_RING_CONFIG_NEAR_WM_4M 0x15
193 #define ETR_RING_CONFIG_SIZE_64 0x00
194 #define ETR_RING_CONFIG_SIZE_128 0x01
195 #define ETR_RING_CONFIG_SIZE_256 0x02
196 #define ETR_RING_CONFIG_SIZE_512 0x03
197 #define ETR_RING_CONFIG_SIZE_1K 0x04
198 #define ETR_RING_CONFIG_SIZE_2K 0x05
199 #define ETR_RING_CONFIG_SIZE_4K 0x06
200 #define ETR_RING_CONFIG_SIZE_8K 0x07
201 #define ETR_RING_CONFIG_SIZE_16K 0x08
202 #define ETR_RING_CONFIG_SIZE_32K 0x09
203 #define ETR_RING_CONFIG_SIZE_64K 0x0A
204 #define ETR_RING_CONFIG_SIZE_128K 0x0B
205 #define ETR_RING_CONFIG_SIZE_256K 0x0C
206 #define ETR_RING_CONFIG_SIZE_512K 0x0D
207 #define ETR_RING_CONFIG_SIZE_1M 0x0E
208 #define ETR_RING_CONFIG_SIZE_2M 0x0F
209 #define ETR_RING_CONFIG_SIZE_4M 0x10
227 (((addr) >> 6) & (0xFFFFFFFFFFFFFFFFULL << (size)))
229 #define ETR_INT_REG_CLEAR_MASK 0xffff
232 #define ETR_INT_SRCSEL_MASK 0x44444444UL
240 #define ETR_AP_NF_MASK_INIT 0xAAAAAAAA
241 #define ETR_AP_NE_MASK_INIT 0x55555555
246 #define ETR_AP_DEST_MAILBOX __BITS(1, 0)
273 #define ETR_RING_EMPTY_ENTRY_SIG (0x7F7F7F7F)
278 #define FCU_CTRL 0x8c0
279 #define FCU_CTRL_CMD_NOOP 0
285 #define FCU_STATUS 0x8c4
286 #define FCU_STATUS_STS __BITS(0, 2)
287 #define FCU_STATUS_STS_NO 0
297 #define FCU_STATUS1 0x8c8
299 #define FCU_DRAM_ADDR_LO 0x8cc
300 #define FCU_DRAM_ADDR_HI 0x8d0
301 #define FCU_RAMBASE_ADDR_HI 0x8d4
302 #define FCU_RAMBASE_ADDR_LO 0x8d8
307 #define CAP_GLOBAL_CTL_BASE 0xa00
308 #define CAP_GLOBAL_CTL_MISC CAP_GLOBAL_CTL_BASE + 0x04
310 #define CAP_GLOBAL_CTL_RESET CAP_GLOBAL_CTL_BASE + 0x0c
313 #define CAP_GLOBAL_CTL_RESET_AE_MASK __BITS(19, 0)
314 #define CAP_GLOBAL_CTL_CLK_EN CAP_GLOBAL_CTL_BASE + 0x50
316 #define CAP_GLOBAL_CTL_CLK_EN_AE_MASK __BITS(19, 0)
320 #define UPC_MASK 0x1ffff
324 #define AE_LOCAL_CSR_MASK __BITS(9, 0)
328 #define USTORE_ADDRESS 0x000
340 #define USTORE_DATA_LOWER 0x004
342 #define USTORE_DATA_UPPER 0x008
344 #define USTORE_ERROR_STATUS 0x00c
346 #define ALU_OUT 0x010
348 #define CTX_ARB_CNTL 0x014
349 #define CTX_ARB_CNTL_INIT 0x00000000
351 #define CTX_ENABLES 0x018
352 #define CTX_ENABLES_INIT 0
373 #define CC_ENABLE 0x01c
374 #define CC_ENABLE_INIT 0x2000
377 #define CSR_CTX_POINTER 0x020
378 #define CSR_CTX_POINTER_CONTEXT __BITS(2,0)
380 #define REG_ERROR_STATUS 0x030
382 #define CTX_STS_INDIRECT 0x040
383 #define CTX_STS_INDIRECT_UPC_INIT 0x00000000
386 #define ACTIVE_CTX_STATUS 0x044
388 #define ACTIVE_CTX_STATUS_ACNO __BITS(0, 2)
390 #define CTX_SIG_EVENTS_INDIRECT 0x048
391 #define CTX_SIG_EVENTS_INDIRECT_INIT 0x00000001
393 #define CTX_SIG_EVENTS_ACTIVE 0x04c
395 #define CTX_WAKEUP_EVENTS_INDIRECT 0x050
396 #define CTX_WAKEUP_EVENTS_INDIRECT_VOLUNTARY 0x00000001
397 #define CTX_WAKEUP_EVENTS_INDIRECT_SLEEP 0x00010000
399 #define CTX_WAKEUP_EVENTS_INDIRECT_INIT 0x00000001
402 #define CTX_WAKEUP_EVENTS_ACTIVE 0x054
404 #define CTX_FUTURE_COUNT_INDIRECT 0x058
406 #define CTX_FUTURE_COUNT_ACTIVE 0x05c
407 /* Indirect Local Memory Address 0 Register */
408 #define LM_ADDR_0_INDIRECT 0x060
409 /* Active Local Memory Address 0 Register */
410 #define LM_ADDR_0_ACTIVE 0x064
412 #define LM_ADDR_1_INDIRECT 0x068
414 #define LM_ADDR_1_ACTIVE 0x06c
416 #define BYTE_INDEX 0x070
417 /* Indirect Local Memory Address 0 Byte Index Register */
418 #define INDIRECT_LM_ADDR_0_BYTE_INDEX 0x0e0
419 /* Active Local Memory Address 0 Byte Index Register */
420 #define ACTIVE_LM_ADDR_0_BYTE_INDEX 0x0e4
422 #define INDIRECT_LM_ADDR_1_BYTE_INDEX 0x0e8
424 #define ACTIVE_LM_ADDR_1_BYTE_INDEX 0x0ec
426 #define T_INDEX_BYTE_INDEX 0x0f4
428 #define T_INDEX 0x074
430 #define FUTURE_COUNT_SIGNAL_INDIRECT 0x078
432 #define FUTURE_COUNT_SIGNAL_ACTIVE 0x07c
434 #define NN_PUT 0x080
436 #define NN_GET 0x084
438 #define TIMESTAMP_LOW 0x0c0
440 #define TIMESTAMP_HIGH 0x0c4
442 #define NEXT_NEIGHBOR_SIGNAL 0x100
444 #define PREV_NEIGHBOR_SIGNAL 0x104
446 #define SAME_AE_SIGNAL 0x108
448 #define CRC_REMAINDER 0x140
450 #define PROFILE_COUNT 0x144
452 #define PSEUDO_RANDOM_NUMBER 0x148
454 #define SIGNATURE_ENABLE 0x150
456 #define AE_MISC_CONTROL 0x160
463 #define USTORE_ADDRESS1 0x158
465 #define LOCAL_CSR_STATUS 0x180
466 #define LOCAL_CSR_STATUS_STATUS 0x1
468 #define NULL_CSR 0x3fc
474 #define AEREG_BAD_REGADDR 0xffff /* bad register address */
478 #define SSMWDT(i) ((i) * 0x4000 + 0x54)
479 #define SSMWDTPKE(i) ((i) * 0x4000 + 0x58)
480 #define INTSTATSSM(i) ((i) * 0x4000 + 0x04)
482 #define PPERR(i) ((i) * 0x4000 + 0x08)
483 #define PPERRID(i) ((i) * 0x4000 + 0x0C)
484 #define CERRSSMSH(i) ((i) * 0x4000 + 0x10)
485 #define UERRSSMSH(i) ((i) * 0x4000 + 0x18)
486 #define UERRSSMSHAD(i) ((i) * 0x4000 + 0x1C)
487 #define SLICEHANGSTATUS(i) ((i) * 0x4000 + 0x4C)
488 #define SLICE_HANG_AUTH0_MASK __BIT(0)
502 #define SHINTMASKSSM(i) ((i) * 0x4000 + 0x1018)
503 #define ENABLE_SLICE_HANG 0x000000
505 #define MMP_BASE(i) ((i) * 0x1000 % 0x3800)
506 #define CERRSSMMMP(i, n) ((i) * 0x4000 + MMP_BASE(n) + 0x380)
507 #define UERRSSMMMP(i, n) ((i) * 0x4000 + MMP_BASE(n) + 0x388)
508 #define UERRSSMMMPAD(i, n) ((i) * 0x4000 + MMP_BASE(n) + 0x38C)
510 #define CPP_CFC_ERR_STATUS (0x30000 + 0xC04)
511 #define CPP_CFC_ERR_PPID (0x30000 + 0xC08)
513 #define ERRSOU0 (0x3A000 + 0x00)
514 #define ERRSOU1 (0x3A000 + 0x04)
515 #define ERRSOU2 (0x3A000 + 0x08)
516 #define ERRSOU3 (0x3A000 + 0x0C)
517 #define ERRSOU4 (0x3A000 + 0xD0)
518 #define ERRSOU5 (0x3A000 + 0xD8)
519 #define ERRMSK0 (0x3A000 + 0x10)
520 #define ERRMSK1 (0x3A000 + 0x14)
521 #define ERRMSK2 (0x3A000 + 0x18)
522 #define ERRMSK3 (0x3A000 + 0x1C)
523 #define ERRMSK4 (0x3A000 + 0xD4)
524 #define ERRMSK5 (0x3A000 + 0xDC)
530 #define RICPPINTSTS (0x3A000 + 0x114)
531 #define RIERRPUSHID (0x3A000 + 0x118)
532 #define RIERRPULLID (0x3A000 + 0x11C)
534 #define TICPPINTSTS (0x3A400 + 0x13C)
535 #define TIERRPUSHID (0x3A400 + 0x140)
536 #define TIERRPULLID (0x3A400 + 0x144)
537 #define SECRAMUERR (0x3AC00 + 0x04)
538 #define SECRAMUERRAD (0x3AC00 + 0x0C)
539 #define CPPMEMTGTERR (0x3AC00 + 0x10)
540 #define ERRPPID (0x3AC00 + 0x14)
542 #define ADMINMSGUR 0x3a574
543 #define ADMINMSGLR 0x3a578
544 #define MAILBOX_BASE 0x20970
545 #define MAILBOX_STRIDE 0x1000
550 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00,
551 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00,
552 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00,
553 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00,
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577 0x89, 0x98, 0xba, 0xdc, 0xfe, 0x10, 0x32, 0x54, 0x76, 0xc3, 0xd2, 0xe1, 0xf0,
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582 0xff, 0xc0, 0x0b, 0x31, 0x68, 0x58, 0x15, 0x11, 0x64, 0xf9, 0x8f, 0xa7, 0xbe,
583 0xfa, 0x4f, 0xa4, 0x04, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00,
584 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x6a, 0x09, 0xe6, 0x67, 0xbb, 0x67, 0xae,
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735 0x0A021000000ull, /* .8 alu[*l$index0++, --, b, l0000!myvalue] */
739 0x0F0400C0000ull, /* .0 immed_w0[l0000!indx, 0] */
740 0x0F4400C0000ull, /* .1 immed_w1[l0000!indx, 0] */
741 0x0F040000300ull, /* .2 immed_w0[l0000!myvalue, 0x0] */
742 0x0F440000300ull, /* .3 immed_w1[l0000!myvalue, 0x0] */
743 0x0FC066C0000ull, /* .4 local_csr_wr[active_lm_addr_0,
745 0x0F0000C0300ull, /* .5 nop */
746 0x0F0000C0300ull, /* .6 nop */
747 0x0F0000C0300ull, /* .7 nop */
748 0x0A000180000ull, /* .8 alu[l0000!val, --, b, *l$index0] */
749 0x09080000200ull, /* .9 alu_shf[l0000!myvalue, --, b,
751 0x08180280201ull, /* .10 alu_shf[l0000!val1, --, b, l0000!val, <<8 ] */
752 0x08080280102ull, /* .11 alu_shf[l0000!val1, --, b, l0000!val1 , >>8 ] */
753 0x0BA00100002ull, /* .12 alu[l0000!val2, l0000!val1, or, l0000!myvalue] */
758 0x0F0400C0000ull, /* .0 immed_w0[l0000!indx, 0] */
759 0x0F4400C0000ull, /* .1 immed_w1[l0000!indx, 0] */
760 0x0F040000300ull, /* .2 immed_w0[l0000!myvalue, 0x0] */
761 0x0F440000300ull, /* .3 immed_w1[l0000!myvalue, 0x0] */
762 0x0FC066C0000ull, /* .4 local_csr_wr[active_lm_addr_0,
764 0x0F0000C0300ull, /* .5 nop */
765 0x0F0000C0300ull, /* .6 nop */
766 0x0F0000C0300ull, /* .7 nop */
767 0x0A000180000ull, /* .8 alu[l0000!val, --, b, *l$index0] */
768 0x09100000200ull, /* .9 alu_shf[l0000!myvalue, --, b,
770 0x08100280201ull, /* .10 alu_shf[l0000!val1, --, b, l0000!val, <<16 ] */
771 0x08100280102ull, /* .11 alu_shf[l0000!val1, --, b, l0000!val1 , >>16 ] */
772 0x0BA00100002ull, /* .12 alu[l0000!val2, l0000!val1, or, l0000!myvalue] */
776 0x0F0400C0000ull, /* .0 immed_w0[l0000!indx, 0] */
777 0x0F4400C0000ull, /* .1 immed_w1[l0000!indx, 0] */
778 0x0F040000300ull, /* .2 immed_w0[l0000!myvalue, 0x0] */
779 0x0F440000300ull, /* .3 immed_w1[l0000!myvalue, 0x0] */
780 0x0FC066C0000ull, /* .4 local_csr_wr[active_lm_addr_0,
782 0x0F0000C0300ull, /* .5 nop */
783 0x0F0000C0300ull, /* .6 nop */
784 0x0F0000C0300ull, /* .7 nop */
785 0x0A000180000ull, /* .8 alu[l0000!val, --, b, *l$index0] */
786 0x09180000200ull, /* .9 alu_shf[l0000!myvalue, --,
788 0x08080280201ull, /* .10 alu_shf[l0000!val1, --, b, l0000!val, <<24 ] */
789 0x08180280102ull, /* .11 alu_shf[l0000!val1, --, b, l0000!val1 , >>24 ] */
790 0x0BA00100002ull, /* .12 alu[l0000!val2, l0000!val1, or, l0000!myvalue] */
795 inst = (inst & 0xFFFF00C03FFull) | \
796 ((((const_val) << 12) & 0x0FF00000ull) | \
797 (((const_val) << 10) & 0x0003FC00ull))
799 inst = (inst & 0xFFFF00FFF00ull) | \
800 ((((const_val) << 12) & 0x0FF00000ull) | \
801 (((const_val) << 0) & 0x000000FFull))
865 AEREG_ANY = 0xffff /* any register */
875 #define QAT_2K 0x0800
876 #define QAT_4K 0x1000
877 #define QAT_6K 0x1800
878 #define QAT_8K 0x2000
879 #define QAT_16K 0x4000
882 #define MOF_FID 0x00666f6d
883 #define MOF_MIN_VER 0x1
884 #define MOF_MAJ_VER 0x0
896 #define CRC_POLY 0x1021
936 #define UOF_FID 0xc6c2 /* uof magic number */
937 #define UOF_MIN_VER 0x11
938 #define UOF_MAJ_VER 0x4
985 #define AE_MODE_CTX_MODE __BITS(3, 0)
987 #define AE_MODE_NN_MODE_NEIGH 0
989 #define AE_MODE_NN_MODE_DONTCARE 0xff
1001 * case sensitivity: 0 = insensitive,
1009 * nnMode<7:4>, ctx<3:0>
1067 char uirs_init_type; /* 0=expr, 1=register, 2=ctxReg,
1119 u_char uuf_value_attrs; /* bit<0> (Scope: 0=global, 1=local),
1120 * bit<1> (init: 0=no, 1=yes) */
1128 u_char uiv_value_attrs; /* bit<0> (Scope: 0=global),
1129 * bit<1> (init: 0=no, 1=yes) */
1148 SHRAM_REGION, /* shared memory-0 region */
1156 #define UOF_SCOPE_GLOBAL 0
1187 #define SUOF_FID 0x53554f46
1188 #define SUOF_MAJ_VER 0x0
1189 #define SUOF_MIN_VER 0x1
1191 #define SIMG_AE_INSTS_LEN (0x4000 * sizeof(unsigned long long))
1210 #define CSS_MAX_IMAGE_LEN 0x40000
1238 CSS_AE_FIRMWARE = 0,
1311 FW_SLICE_NULL = 0, /* NULL slice type */
1326 HW_AUTH_ALGO_NULL = 0, /* Null hashing */
1368 #define HW_AUTH_CONFIG_ALGO __BITS(3, 0)
1410 #define HW_SHA3_256_STATE2_SZ 0
1413 #define HW_SHA3_512_STATE2_SZ 0
1414 #define HW_SHA3_224_STATE2_SZ 0
1415 #define HW_SHA3_384_STATE2_SZ 0
1446 HW_CIPHER_ALGO_NULL = 0, /* Null ciphering */
1460 HW_CIPHER_ECB_MODE = 0, /* ECB mode */
1476 #define CIPHER_CONFIG_ALGO __BITS(3, 0)
1484 HW_CIPHER_ENCRYPT = 0, /* encryption is required */
1489 HW_CIPHER_NO_CONVERT = 0, /* no key convert is required*/
1576 #if 0 /* incompatible between qat 1.5 and 1.7 */